發(fā)布時間：2020-03-29 04:26

【摘要】：集成電路飛速發(fā)展,芯片的工藝特征尺寸已經(jīng)縮小至納米級別,帶來了很多新的挑戰(zhàn)。頻率的提高和多模式多端角加大了時序收斂的復(fù)雜度,尺寸太小物理驗(yàn)證變得困難,功耗問題也變得越來越重要,所以本論文對新出現(xiàn)的物理設(shè)計問題進(jìn)行了研究。本設(shè)計基于GF 14nm FinFET工藝,使用Synopsys公司的系列工具對AMD Vega GPU芯片中通用存儲器控制器模塊進(jìn)行了邏輯綜合和物理設(shè)計,本設(shè)計是約有77.9萬邏輯單元的數(shù)字模塊,該存儲控制器用來控制顯示模塊和存儲模塊內(nèi)的SDRAM讀寫數(shù)據(jù)。論文主要完成了模塊級別的邏輯綜合、PR、靜態(tài)時序分析和ECO四部分內(nèi)容,其中PR包括布局規(guī)劃、電源規(guī)劃、標(biāo)準(zhǔn)單元放置、時鐘樹綜合、布線等,PR是本論文的重點(diǎn)。綜合過程中針對出現(xiàn)的與物理實(shí)現(xiàn)過程中時序匹配較差的問題,使用了DCT綜合,DCT結(jié)合了物理實(shí)現(xiàn)中的布局信息,加快了綜合的時序收斂。同時為了優(yōu)化功耗,在綜合時插入了門控時鐘單元。在物理實(shí)現(xiàn)中,本論文給出了基于數(shù)據(jù)流布局規(guī)劃方法、物理單元插入方法、合理的電源規(guī)劃方法,其中擺放宏單元的方法做了重點(diǎn)介紹。在標(biāo)準(zhǔn)單元放置過程中,采用了層次化布局方法,完成基于布線擁塞和時序優(yōu)化進(jìn)行的標(biāo)準(zhǔn)單元擺放工作。同時,設(shè)計了多源時鐘樹代替?zhèn)鹘y(tǒng)的時鐘樹來收斂時序,分析了模塊內(nèi)部時鐘源點(diǎn)數(shù)和時鐘樹性能的關(guān)系,也介紹了時鐘樹設(shè)計中時鐘傳播延遲、時鐘樹偏斜、時鐘轉(zhuǎn)換時間、時鐘不確定性、時鐘樹級數(shù)、時鐘樹緩沖器類型和控時鐘單元克隆、合并相關(guān)問題。針對布線過程中遇到的布局布線擁塞、串?dāng)_、功耗問題給出了相應(yīng)的解決方案。在DFM中,使用了多通孔置換了單通孔,插入了填充單元和金屬填充物來提高制造良率。在靜態(tài)時序分析中,介紹了本項目需要完成時序收斂的模式和約束sdc,對比了OCV、AOCV和POCV的優(yōu)缺點(diǎn),進(jìn)行了最終版PR的靜態(tài)時序分析,結(jié)果在可修復(fù)范圍之內(nèi)。遺留的時序和物理規(guī)則問題在ECO過程中得到解決,其中建立時間修復(fù)主要通過修改單元的尺寸和替換單元閾值的方法,保持時間修復(fù)主要通過插入緩沖器增加延時的方法,DRC修復(fù)通過置換通孔、調(diào)整跳線、調(diào)整金屬面積的方法完成。最后使用Calibre完成了嚴(yán)格的DRC和LVS檢查,使用Prime time完成了嚴(yán)格的時序檢查,導(dǎo)出了可以流片的GDS。其中UMC_UCLK主時鐘和SOCCLK主時鐘的頻率達(dá)到1.32GHz,該模塊的總功耗為103mW,達(dá)到了預(yù)期目標(biāo)。
【圖文】：

和存儲模塊內(nèi)的 SDRAM 讀寫數(shù)據(jù)。首先，模塊功能設(shè)計是前端工程師完成本論文的重點(diǎn)，所以對其功能做了簡單介紹。然后，在前端設(shè)計工程師提供碼基礎(chǔ)上進(jìn)行了綜合和物理實(shí)現(xiàn)。綜合是前后端連接的橋梁，對后端物理實(shí)，綜合對時序、面積和功耗的折中直接影響物理實(shí)現(xiàn)的難易程度，尤其是時速度。本章介紹綜合的相關(guān)技術(shù)以及后端設(shè)計使用的工具，最后介紹了半定現(xiàn)過程。1 通用存儲器控制器模塊介紹大多數(shù)高性能 SOC 芯片，其內(nèi)部的存儲器控制器，使用的都是通用存儲器它可以用來控制多種不同類型的存儲器，，具有良好的可重用性。本項目中的器控制器作為 AMD 公司 Vega GPU 顯卡芯片中的一個功能模塊，在功能�？偩�需求來控制 GPU 芯片顯示模塊和存儲模塊內(nèi)的 SDRAM 來進(jìn)行讀寫數(shù)描模式下，該通用存儲器控制器用來控制 GPU 芯片內(nèi)所有類型的存儲器依儲器測試功能。

甯th_vld rth_data rts/rtr ch_en[3:0] cmd/data圖 2.2 通用存儲器控制器模塊的數(shù)據(jù)流框圖2.2 主要工具介紹DesignCompiler 是 Synopsys 公司的邏輯綜合優(yōu)化工具。它可以根據(jù)設(shè)計文件和約束文件 sdc 自動綜合出一個跟工藝相關(guān)的優(yōu)化了的門級電路。DesignCompiler 可以根據(jù)需求產(chǎn)生多種性能報告，還能根據(jù)設(shè)計要求，從速度、功耗和面積等方面來優(yōu)化電路設(shè)計，DC 是業(yè)界較為流行的綜合工具。IC Compiler 是 Synopsys 公司領(lǐng)先的芯片后端物理設(shè)計實(shí)現(xiàn)工具。它是一個單獨(dú)REG_CMN
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2018
【分類號】：TP333

【參考文獻(xiàn)】

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本文編號：2605440