【摘要】： 任意波形發(fā)生器已成為現(xiàn)代測試領(lǐng)域應(yīng)用最為廣泛的通用儀器之一,代表了信號源的發(fā)展方向。直接數(shù)字頻率合成(DDS)是二十世紀(jì)七十年代初提出的一種全數(shù)字的頻率合成技術(shù),其查表合成波形的方法可以滿足產(chǎn)生任意波形的要求。由于現(xiàn)場可編程門陣列(FPGA)具有高集成度、高速度、可實(shí)現(xiàn)大容量存儲器功能的特性,能有效地實(shí)現(xiàn)DDS技術(shù),極大的提高函數(shù)發(fā)生器的性能,降低生產(chǎn)成本。 本文首先介紹了函數(shù)波形發(fā)生器的研究背景和DDS的理論。然后詳盡地?cái)⑹隽擞肍PGA完成DDS模塊的設(shè)計(jì)過程,接著分析了整個設(shè)計(jì)中應(yīng)處理的問題,根據(jù)設(shè)計(jì)原理就功能上進(jìn)行了劃分,將整個儀器功能劃分為控制模塊、外圍硬件、FPGA器件三個部分來實(shí)現(xiàn)。最后就這三個部分分別詳細(xì)地進(jìn)行了闡述。 在實(shí)現(xiàn)過程中,本設(shè)計(jì)選用了Altera公司的EP2C35F672C6芯片作為產(chǎn)生波形數(shù)據(jù)的主芯片,充分利用了該芯片的超大集成性和快速性。在控制芯片上選用了三星公司的上S3C2440作為控制芯片。本設(shè)計(jì)中,FPGA芯片的設(shè)計(jì)和與控制芯片的接口設(shè)計(jì)是一個難點(diǎn),本文利用Altera的設(shè)計(jì)工具QuartusⅡ并結(jié)合Verilog-HDL語言,采用硬件編程的方法很好地解決了這一問題。論文最后給出了系統(tǒng)的測量結(jié)果,并對誤差進(jìn)行了一定分析,結(jié)果表明,可輸出步進(jìn)為0.01Hz,頻率范圍0.01Hz～20MHz的正弦波、三角波、鋸齒波、方波,或0.01Hz～20KHz的任意波。通過實(shí)驗(yàn)結(jié)果表明,本設(shè)計(jì)達(dá)到了預(yù)定的要求,并證明了采用軟硬件結(jié)合,利用FPGA技術(shù)實(shí)現(xiàn)任意波形發(fā)生器的方法是可行的。
【圖文】：

甘10B1圖3一 548位寄存器仿真圖從仿真結(jié)果可以看出從外部輸入的值D已經(jīng)被存放在FPGA劃分出來的寄存器Q當(dāng)中。實(shí)現(xiàn)了48位寄存器的功能。3，3.5地址發(fā)生器設(shè)計(jì)地址發(fā)生器模塊包含相位累加器和相位控制器，其中相位累加器是一個帶有累加功能的32位加法器。它接收ARM處理器送來的頻率控制字?jǐn)?shù)據(jù)并進(jìn)行寄存，它以設(shè)定的犯位頻率控制字K作為步長來進(jìn)行加法運(yùn)算，當(dāng)其和滿時，一記數(shù)器清零，并進(jìn)行重新運(yùn)算，由DDS原理可知，通過控制頻率控制字K就可以方便地控制輸出頻率。當(dāng)下一個時鐘到來時，輸出寄存的頻率和相位數(shù)據(jù)，對輸出波形的頻率和相位進(jìn)行控制。該模塊輸出犯位的地址數(shù)據(jù)

仿真結(jié)果如下:…鮮節(jié)圖3一6采用流水線結(jié)果的累加器32位相位累加器的流水線設(shè)計(jì)的仿真結(jié)果如圖3一6所示，，是由4個8位加法器串聯(lián)而成。其中inain為相位累加器的輸入控制字，在設(shè)計(jì)直接數(shù)字頻率合成器時根據(jù)所需的頻率控制字加以設(shè)定。q為累加后的輸出結(jié)果。3.3.6波形數(shù)據(jù)存儲器的設(shè)計(jì)鱺鱺蘸蘸鬢鬢 鬢嘿嘿 嘿翼翼 翼圖3一 7MegaWizardPlug一 InManager設(shè)置波形數(shù)據(jù)ROM就是存放波形數(shù)據(jù)的存儲器，大多波形發(fā)生器產(chǎn)品都將波形數(shù)據(jù)存放在外部的ROM中，這樣使得各部分結(jié)構(gòu)清晰，測試、維護(hù)更加方便但由于ROM本身讀取速度慢的缺點(diǎn)，使得整個系統(tǒng)性能下降，工作頻率下降，為了解決
【學(xué)位授予單位】：江蘇大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP346

【引證文獻(xiàn)】

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4 王彬;基于FPGA的直接數(shù)字式頻率合成器DDS的設(shè)計(jì)[D];安徽理工大學(xué);2012年

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本文編號：2603337