基于FPGA的除法器的設(shè)計(jì)和實(shí)現(xiàn)
發(fā)布時(shí)間:2020-03-26 23:35
【摘要】:本文以國(guó)家重大專項(xiàng)子課題(2008ZX05020 004)為依托,根據(jù)項(xiàng)目的需求和將來(lái)的發(fā)展需要,結(jié)合除法器設(shè)計(jì)領(lǐng)域新的理論與實(shí)踐進(jìn)展,獨(dú)立完成了32位整數(shù)和單精度浮點(diǎn)數(shù)的除法運(yùn)算。在整個(gè)設(shè)計(jì)過(guò)程中,首先對(duì)現(xiàn)有的除法算法進(jìn)行了分析,然后選擇應(yīng)用較多的Digit Recurrence算法作為本設(shè)計(jì)的核心算法,對(duì)算法的商選擇部分進(jìn)行重點(diǎn)分析,然后應(yīng)用到整數(shù)以及浮點(diǎn)數(shù)的除法運(yùn)算當(dāng)中,在具體的實(shí)現(xiàn)上輔助其它的算法實(shí)現(xiàn)結(jié)果進(jìn)行對(duì)比分析。通過(guò)實(shí)驗(yàn)的結(jié)果能夠從速度以及硬件資源上對(duì)不同算法進(jìn)行評(píng)估。 本設(shè)計(jì)在Digit Recurrence算法的商選擇部分進(jìn)行了改進(jìn),拋棄了大量的多位比較器,在P D圖上利用常數(shù)比較法避免了過(guò)程余數(shù)與除數(shù)的比較,商采用冗余表示格式,這樣使得處于關(guān)鍵路徑上的商選擇函數(shù)的時(shí)延大大降低,32位整數(shù)除法中最高工作頻率可以達(dá)到73MHZ ,單精度浮點(diǎn)數(shù)除法中同樣利用P D圖進(jìn)行常數(shù)比較來(lái)獲得商值,最終的仿真結(jié)果顯示單精度浮點(diǎn)除法可以做到精確到小數(shù)點(diǎn)后六位。 另外對(duì)于同一種算法,本設(shè)計(jì)分別采用了基2和基4的兩種實(shí)現(xiàn)方式,從理論上和仿真結(jié)果上都可以看出基4的速度要快于基2,但是其相應(yīng)的硬件資源消耗要比基2的多,在除法設(shè)計(jì)中速度和面積是兩個(gè)相互制約的量,不可能達(dá)到完美,只能夠根據(jù)不同的實(shí)際應(yīng)用來(lái)找兩者之間的平衡點(diǎn)。
【圖文】:
圖 2-1 FPGA 芯片的內(nèi)部結(jié)構(gòu)[14]1、可編程輸入輸出單元(IOB)可編程輸入/輸出單元簡(jiǎn)稱 I/O 單元,是芯片與外界電路的接口電路,外部的信號(hào)可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部,也可以直接輸 FPGA 內(nèi)部。IOB 模塊不僅完成基本的 I/O 口功能,它通過(guò)把 IOB 模塊劃分同的組,能夠獨(dú)立的支持不同的 I/O 口標(biāo)準(zhǔn)。2、基本可編程邏輯單元(CLB)基本可編程邏輯單元是FPGA內(nèi)的基本邏輯單元。從圖2 1中可以看出FPG片由大量的 CLB 單元和其它的一些模塊組成。一個(gè) CLB 基本單元包含一個(gè)置開關(guān)矩陣,此矩陣由 4 或 6 個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)成,另外每個(gè) CLB 單元都會(huì)由多個(gè)相同的 Slice 和附加邏輯構(gòu)成。其內(nèi)部結(jié)意圖如下:TBUF X0Y1TBUF X0Y0COUTSliceX1Y1
圖 2-3 FPGA 開發(fā)的主流程圖[14]本設(shè)計(jì)開發(fā)軟件采用 Xilinx 公司推出的設(shè)計(jì)工具套件 ISE Design Suite 1的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載,涵蓋了 FPGA 開發(fā)程,,從功能上講,其工作流程無(wú)需借助任何第三方 EDA 軟件。開發(fā)環(huán)境如設(shè)計(jì)輸入綜合器件編程設(shè)計(jì)實(shí)現(xiàn)與布局布線功能仿真綜合后仿真靜態(tài)時(shí)序分時(shí)序仿真板級(jí)仿真與驗(yàn)電路驗(yàn)證反注解HDL 語(yǔ)言輸入原理圖輸入
【學(xué)位授予單位】:成都理工大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2011
【分類號(hào)】:TP332.22
本文編號(hào):2602118
【圖文】:
圖 2-1 FPGA 芯片的內(nèi)部結(jié)構(gòu)[14]1、可編程輸入輸出單元(IOB)可編程輸入/輸出單元簡(jiǎn)稱 I/O 單元,是芯片與外界電路的接口電路,外部的信號(hào)可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部,也可以直接輸 FPGA 內(nèi)部。IOB 模塊不僅完成基本的 I/O 口功能,它通過(guò)把 IOB 模塊劃分同的組,能夠獨(dú)立的支持不同的 I/O 口標(biāo)準(zhǔn)。2、基本可編程邏輯單元(CLB)基本可編程邏輯單元是FPGA內(nèi)的基本邏輯單元。從圖2 1中可以看出FPG片由大量的 CLB 單元和其它的一些模塊組成。一個(gè) CLB 基本單元包含一個(gè)置開關(guān)矩陣,此矩陣由 4 或 6 個(gè)輸入、一些選型電路(多路復(fù)用器等)和觸發(fā)成,另外每個(gè) CLB 單元都會(huì)由多個(gè)相同的 Slice 和附加邏輯構(gòu)成。其內(nèi)部結(jié)意圖如下:TBUF X0Y1TBUF X0Y0COUTSliceX1Y1
圖 2-3 FPGA 開發(fā)的主流程圖[14]本設(shè)計(jì)開發(fā)軟件采用 Xilinx 公司推出的設(shè)計(jì)工具套件 ISE Design Suite 1的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載,涵蓋了 FPGA 開發(fā)程,,從功能上講,其工作流程無(wú)需借助任何第三方 EDA 軟件。開發(fā)環(huán)境如設(shè)計(jì)輸入綜合器件編程設(shè)計(jì)實(shí)現(xiàn)與布局布線功能仿真綜合后仿真靜態(tài)時(shí)序分時(shí)序仿真板級(jí)仿真與驗(yàn)電路驗(yàn)證反注解HDL 語(yǔ)言輸入原理圖輸入
【學(xué)位授予單位】:成都理工大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2011
【分類號(hào)】:TP332.22
【引證文獻(xiàn)】
相關(guān)碩士學(xué)位論文 前2條
1 李嬌龍;基于FPGA的多道脈沖幅度分析器設(shè)計(jì)[D];成都理工大學(xué);2012年
2 李健;小型γ相機(jī)數(shù)據(jù)采集系統(tǒng)[D];成都理工大學(xué);2013年
本文編號(hào):2602118
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