【摘要】： 本文來源于西安電子科技大學(xué)微電子學(xué)院關(guān)于網(wǎng)絡(luò)處理器設(shè)計(jì)的項(xiàng)目,本文主要是對嵌入式處理器中的高速緩存(Cache)進(jìn)行研究與設(shè)計(jì)。 微處理器設(shè)計(jì)的難題之一就在于其高性能與外存儲(chǔ)器的低讀取速度極不相配,這在很大程度上限制了微處理器的性能及效率。盡管有多種解決方案解決該問題,但在微處理器中片上Cache是目前被廣泛應(yīng)用的一種有效方法,因此設(shè)計(jì)高性能的Cache電路至關(guān)重要。 本文對Cache設(shè)計(jì)的主要目的是根據(jù)課題設(shè)計(jì)要求的設(shè)計(jì)參數(shù),實(shí)現(xiàn)Cache的基本功能,在此基礎(chǔ)上,使所設(shè)計(jì)的Cache性能盡可能得到提高。本文在充分理解Cache結(jié)構(gòu)特點(diǎn)的前提下,對Cache進(jìn)行了詳細(xì)結(jié)構(gòu)設(shè)計(jì),分別設(shè)計(jì)了16KB的I-Cache以及8KB的D-Cache;并且采用了32路組關(guān)聯(lián)的CAM-RAM結(jié)構(gòu)來實(shí)現(xiàn)Cache的輪詢操作的查詢機(jī)制;采用了寫回操作的方法實(shí)現(xiàn)Cache的寫策略,使用了每個(gè)Cacheline用兩個(gè)dirty位的方法來進(jìn)行標(biāo)記;本文主要對Cache的數(shù)據(jù)通路進(jìn)行全定制的電路設(shè)計(jì),詳細(xì)研究分析了其中關(guān)鍵電路的設(shè)計(jì)思路,并對部分電路進(jìn)行Hspice的仿真,以驗(yàn)證該電路是否符合設(shè)計(jì)的目的;使用SimpleScalar軟件對Cache進(jìn)行性能評估,配置合適的設(shè)計(jì)參數(shù),對所設(shè)計(jì)的Cache進(jìn)行性能上的仿真,最后得到所設(shè)計(jì)的Cache的性能符合項(xiàng)目要求的結(jié)果;將Cache的數(shù)據(jù)通路進(jìn)行RTL描述,并將描述的結(jié)果與Cache的狀態(tài)遷移結(jié)合在一起進(jìn)行功能仿真,驗(yàn)證了所設(shè)計(jì)的Cache功能的正確性。 本文完成了Cache的設(shè)計(jì)以及功能、性能仿真,仿真結(jié)果表明,所完成的設(shè)計(jì)與預(yù)定目標(biāo)一致。
【圖文】：

課題是來源于該項(xiàng)目的子課題，主要是對嵌入式處理器的高速緩存 Cache 進(jìn)行究與設(shè)計(jì)。1.2 國內(nèi)外研究現(xiàn)狀目前 CMOS 技術(shù)的發(fā)展呈現(xiàn)脫離線性伸縮區(qū)的趨勢，延遲與互連已經(jīng)成為集電路設(shè)計(jì)的首要問題。這種發(fā)展趨勢使在相同面積的芯片上有了更多可用的晶管。為了充分利用半導(dǎo)體技術(shù)的成就，滿足對處理器性能更高要求，當(dāng)前商用主流超標(biāo)量微處理器如 PowerPC，UltraSPARC，MIPS 等，為了達(dá)到更高的性能，體系結(jié)構(gòu)上紛紛開發(fā)指令級并行性，線程級并行性，，處理器級并行性[3]。在 1986 年以前，微處理器的性能平均每年提高 35%；1987 年之后，微處理器性能則平均每年提高 55%。同時(shí)，隨著內(nèi)存技術(shù)的發(fā)展，存儲(chǔ)器的速度也在不提高，但遠(yuǎn)遠(yuǎn)不及微處理器速度提高的快，兩者之間的差距有越來越大的趨勢[6]。料顯示，當(dāng)前最主要的內(nèi)存的 DRAM 的帶寬每年增長 15%—20%，而速度每年僅增長 7%[1]。

第二章 存儲(chǔ)系統(tǒng)及其組成單元的概述 中的 CPU 訪問相鄰的存儲(chǔ)空間的內(nèi)容的概率是很大的，這種25]�？臻g局部性也保證了系統(tǒng)在采用 Cache 后性能都基本得[10]是由一些高速的存儲(chǔ)器構(gòu)成的，它主要用來優(yōu)化對主存儲(chǔ)U 對主存儲(chǔ)器進(jìn)行寫入操作時(shí)，它先將數(shù)據(jù)寫入到寫緩沖區(qū)訪問速度很快，這種寫入操作的速度將會(huì)很快。然后 CPU 就滯，而寫緩沖區(qū)在適當(dāng)?shù)臅r(shí)候?qū)⒁暂^低的速度將數(shù)據(jù)寫入到置。 所示為 Cache 和主存儲(chǔ)系統(tǒng)的結(jié)構(gòu)：
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP368.1

【引證文獻(xiàn)】

相關(guān)博士學(xué)位論文 前1條

1 潘偉濤;基于復(fù)用的數(shù)字集成電路設(shè)計(jì)關(guān)鍵技術(shù)研究[D];西安電子科技大學(xué);2010年

相關(guān)碩士學(xué)位論文 前5條

1 趙佳良;異構(gòu)多核網(wǎng)絡(luò)處理器中高性能共享存儲(chǔ)器系統(tǒng)關(guān)鍵技術(shù)研究[D];西安電子科技大學(xué);2011年

2 胡濤;面向存儲(chǔ)器完整性驗(yàn)證的Cache設(shè)計(jì)[D];華中科技大學(xué);2011年

3 楊曉剛;DSP中指令Cache的研究與設(shè)計(jì)[D];江南大學(xué);2012年

4 溫振興;便攜式?jīng)_擊接地試驗(yàn)系統(tǒng)研制[D];西南交通大學(xué);2013年

5 袁瀟;DSP處理器中數(shù)據(jù)Cache的設(shè)計(jì)和驗(yàn)證[D];西安電子科技大學(xué);2013年

本文編號(hào)：2601885