【摘要】：提出一種減少SRAM存取時間的4T雙復制位線延遲技術(shù).該技術(shù)主要降低靈敏放大器使能信號的時序變化.該設(shè)計通過增加另外一根復制位線并提出一種新的4T復制單元,以優(yōu)化低電壓SRAM靈敏放大器的時序.TSMC 65nm工藝仿真結(jié)果表明,在0.6V電源電壓下,與傳統(tǒng)復制位線設(shè)計相比,該技術(shù)的靈敏放大器使能信號時序的標準偏差降低30.8%,其讀周期減少12.3%.除此之外,由于4T復制單元的MOS管數(shù)與傳統(tǒng)復制單元相比降低1/3,減小了整體面積開銷.
【圖文】：

第３期葉亞東，等：一種優(yōu)化低電壓ＳＲＡＭ靈敏放大器時序的４Ｔ雙復制位線延遲技術(shù)為了在低電源電壓下降低ＳＡＥ的時序變化，本文提出一種４Ｔ雙復制位線延遲技術(shù)．該設(shè)計在傳統(tǒng)復制位線技術(shù)的基礎(chǔ)上，增加另外一根復制位線并提出一種新的４Ｔ復制單元，，不僅降低ＳＡＥ的時序變化，也減小面積開銷．２傳統(tǒng)復制位線設(shè)計與現(xiàn)有技術(shù)如圖１所示，傳統(tǒng)復制位線設(shè)計的復制單元使用額外的一列產(chǎn)生ＳＡＥ信號．在讀操作開始時，復制位線和讀位線預充電到電源電壓．首先，讀控制信號和讀字線信號分別同時激活復制單元和存儲單元．然后，復制位線和正常位線的電壓被圖中復制單元和存儲單元的電流拉低．當復制位線電壓降低到反相器邏輯輸入ＶＴＨ以下時，ＳＡＥ電壓將會升高并開始有效．同時，如果正常位線電壓差比靈敏放大器的失調(diào)電壓大，輸出是正確的；否則，讀操作失效．可配置復制位線技術(shù)［３］通過使用變化小的復制單元驅(qū)動復制位線以減小復制位線的延遲變化．該技術(shù)可以有效降低ＳＡＥ的時序變化，但是它需要給每個ＳＲＡＭ做額外的流片測試．由于該設(shè)計的測試成本太高，這使得該技術(shù)很難在實際設(shè)計中應用．在多級復制位線技術(shù)［４］中，復制位線被分為多級，而且在前級與后級之間插入反相器．該設(shè)計的缺點是當復制單元一定時，復制位線與正常位線之間的延遲差將會變大，這是因為在低電壓操作時插入了反相器的門延遲．除此之外，為了降低較大的隨機ＶＴＨ變化，該技術(shù)的級數(shù)也會變得非常大．圖１傳統(tǒng)復制位線技術(shù)控制時序數(shù)字復制位線技術(shù)［５－６］用于減�。樱粒诺臅r序變化．該

圖２傳統(tǒng)設(shè)計與提出設(shè)計延遲分布圖所示為傳統(tǒng)復制單元與提出復制單元

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