【摘要】：微處理器（Micro Processor）設(shè)計的難題之一在于其有限的片內(nèi)存儲器資源不能滿足日益增大的用戶程序的需求。通常，設(shè)計者會采用大容量的片外存儲器來解決上述問題。但是，微處理器的高速工作頻率與片外存儲器的低速讀取速度不在一個數(shù)量級上，這在很大程度上會限制微處理器的性能和效率。在現(xiàn)代微處理器中，多層次存儲體系成為了縮小存儲器間距（Memory Gap）的有效方案，即在微處理器和主存儲器之間插入一級或多級高速緩存（Cache），以減少微處理器對低速存儲器的訪問次數(shù)。因此，設(shè)計一款高性能的高速緩存對于提高微處理器的性能及效率至關(guān)重要。 隨著嵌入式產(chǎn)品的不斷發(fā)展，人們對嵌入式設(shè)備的要求也越來越高。在現(xiàn)代微處理器中，運行的不僅僅是單個應用程序，，往往還需要運行一些復雜的嵌入式操作系統(tǒng)（Embedded Operation System），如Linux、Windows CE、Android等。這些多任務(wù)的操作系統(tǒng)在執(zhí)行進程切換時以及各進程間地址空間保護上，需要內(nèi)存管理單元（MMU）的支持。由此可見，內(nèi)存管理單元也是現(xiàn)代微處理器設(shè)計的核心技術(shù)之一。 本文正是針對上述問題，以ARM9軟核為主要的研究對象，設(shè)計了與該內(nèi)核相匹配的高速緩存和內(nèi)存管理單元。本文首先從高速緩存和內(nèi)存管理單元的體系結(jié)構(gòu)、工作原理、涉及的算法和設(shè)計要素等方面入手，深入地分析了各項參數(shù)對設(shè)計的影響；在充分考慮了產(chǎn)品的使用環(huán)境、面積和功耗等因素之后，確定出了高速緩存和內(nèi)存管理單元的各項參數(shù)和電路結(jié)構(gòu)，并制定設(shè)計方案。接著，根據(jù)設(shè)計方案，本文采用自頂向下的設(shè)計方法，用較長的篇幅詳細地介紹了電路設(shè)計的過程。最后，分別對設(shè)計進行了模塊仿真、軟硬件協(xié)同仿真、綜合和靜態(tài)時序分析以及原型驗證，并對設(shè)計的性能進行了分析。 實驗結(jié)果表明，本文設(shè)計的高速緩存和內(nèi)存管理單元功能完全正確，在基準測試程序下的命中率達97.81%，加入了高速緩存和內(nèi)存管理單元之后，存儲器的性能提升為2.11倍。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP333;TN47

【參考文獻】

相關(guān)期刊論文 前8條

1 潘繼強;;高檔計算機系統(tǒng)中Cache性能分析[J];電腦知識與技術(shù);2011年22期

2 王玨;;計算機高速緩沖存儲器體系結(jié)構(gòu)分析[J];航空計算技術(shù);2006年03期

3 屈文新;樊曉椏;;“龍騰”R2微處理器Cache單元的設(shè)計與實現(xiàn)[J];計算機工程與應用;2006年17期

4 席紅旗;;計算機高速緩沖存儲器(Cache)命中率的分析[J];河南教育學院學報(自然科學版);2012年03期

5 魏洪彬;高速緩存器(Cache)的地址映射[J];河南教育學院學報(自然科學版);1997年02期

6 李亞民;實地址CACHE與虛地址CACHE[J];計算機工程與設(shè)計;1990年01期

7 李洪;毛志剛;;PLRU替換算法在嵌入式系統(tǒng)cache中的實現(xiàn)[J];微處理機;2010年01期

8 武楊;;高速緩沖存儲器Cache設(shè)計的關(guān)鍵技術(shù)分析[J];中國科技信息;2006年07期

相關(guān)碩士學位論文 前5條

1 韓振江;基于PowerPC片上高速緩存的設(shè)計[D];西安電子科技大學;2011年

2 江喜平;龍騰C2處理器Cache單元的設(shè)計[D];西北工業(yè)大學;2006年

3 凌青;片上高速緩存及內(nèi)存管理宏單元設(shè)計[D];東南大學;2006年

4 李衛(wèi)偉;32位嵌入式處理器的Cache設(shè)計[D];西北工業(yè)大學;2007年

5 姜難難;嵌入式處理器中Cache的研究與設(shè)計[D];哈爾濱工業(yè)大學;2009年

本文編號：2558593