【摘要】：本論文完成了8051IP CORE的設(shè)計(jì)，采用verilog硬件描述語言設(shè)計(jì)。并在Altera公司的Cyclone II系列FPGA上通過驗(yàn)證。主要研究CPU相關(guān)的設(shè)計(jì)思想及實(shí)現(xiàn)和IP Core的集成方法。論文介紹了單片機(jī)和可編程邏輯器件的發(fā)展歷程。同時(shí)也介紹了FPGA的設(shè)計(jì)流程中的一些原理和概念。 本文設(shè)計(jì)的8051IP Core和Intel公司的51系列單片機(jī)有相同的指令集，即匯編指令對(duì)應(yīng)的機(jī)器碼相同。因?yàn)楝F(xiàn)有的51系列單片機(jī)的開發(fā)環(huán)境比較成熟，如Keil，所以設(shè)計(jì)和51系列單片機(jī)兼容的指令集，可以使用現(xiàn)有的開發(fā)環(huán)境，增強(qiáng)使用的廣泛性和減少工作量。本文的8051IP Core不包含51系列單片機(jī)中的定時(shí)器和串口外設(shè)，但包含有外部中斷控制器帶兩級(jí)優(yōu)先級(jí)控制。程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器是外擴(kuò)的，實(shí)際應(yīng)用中可接高速存儲(chǔ)器，如DDR控制器，來提高CPU的指令和數(shù)據(jù)的吞吐速率。在設(shè)計(jì)8051IP Core沒有按照51系列單片機(jī)的一個(gè)機(jī)器周期包含12個(gè)時(shí)鐘周期。而是按指令的執(zhí)行階段劃分，一個(gè)階段對(duì)應(yīng)一個(gè)時(shí)鐘周期。這樣大大提高了指令的吞吐速率。 本文首先介紹了項(xiàng)目使用到的相關(guān)技術(shù)和背景，接著對(duì)單片機(jī)和可編程邏輯器件的發(fā)展歷程及8051IP Core的功能特點(diǎn)和基本構(gòu)成作了簡介，然后敘述了8051IP Core的詳細(xì)設(shè)計(jì)，緊接這介紹了系統(tǒng)測(cè)試的相關(guān)技術(shù)和方法。本文最后總結(jié)了項(xiàng)目的成果和尚待改進(jìn)的地方。
【圖文】：

第四章 系統(tǒng)測(cè)試 59 4.3 TestBench 平臺(tái)測(cè)試小結(jié) 4.3.1 TestBench 測(cè)試平臺(tái)的運(yùn)行在完成了測(cè)試平臺(tái)的編寫工作后，接下來就是運(yùn)行平臺(tái)開始測(cè)試。為了測(cè)試文件及結(jié)果的管理方便，首先建立一個(gè)測(cè)試的工作目錄結(jié)構(gòu)如下圖所示：圖中 DLL 文件夾存放編譯生成的參考模型文件，DOC 文件夾存放文檔說明，

文件及結(jié)果的管理方便，首先建立一個(gè)測(cè)試的工作目錄結(jié)構(gòu)如下圖所示：圖中 DLL 文件夾存放編譯生成的參考模型文件，DOC 文件夾存放文檔說明， Keil 文件夾存放匯編程序工程文件，Log 文件夾存放測(cè)試打印的日志文件，src 文件夾存放測(cè)試模塊的源碼，syn 存放綜合工程文件，，vc_project 文件夾存放參考模型的 VC 工程文件，wave 文件夾存放仿真波形文件，work 文件夾存放仿真的工程庫，最后一個(gè)批處理文件 start modelsim.bat，用來啟動(dòng) TestBench 測(cè)試平臺(tái)。在啟動(dòng)了測(cè)試的批處理文件后，顯示如下圖：圖 4.6 工作目錄結(jié)構(gòu)
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP368.1

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

1 李哲英,駱麗;SOC與單片機(jī)應(yīng)用技術(shù)的發(fā)展[J];單片機(jī)與嵌入式系統(tǒng)應(yīng)用;2001年02期

2 李麗,高明倫,張多利,程作仁;8位RISC微控制器IP軟核的設(shè)計(jì)[J];微電子學(xué)與計(jì)算機(jī);2001年03期

本文編號(hào)：2558349