【摘要】：現(xiàn)代高性能處理器需要高速的數(shù)據(jù)傳輸與處理能力，時鐘樹作為處理器時鐘信號傳輸載體，直接影響著整個處理器的性能。時鐘樹結(jié)構(gòu)的選擇及其設計是處理器達到高性能的重要環(huán)節(jié)之一。處理器通常采用平衡樹型時鐘結(jié)構(gòu)，其特點是傳播延時（latency）大、時鐘偏差（skew）大、片上誤差（OCV）大，，而這些因素會直接導致處理器性能下降甚至不能工作。因此設計低latency、低skew、低OCV的時鐘結(jié)構(gòu)已成為高性能處理器設計的關鍵技術之一。 時鐘結(jié)構(gòu)主要有兩種：樹形結(jié)構(gòu)與網(wǎng)狀型結(jié)構(gòu)。樹形結(jié)構(gòu)設計是目前比較成熟的技術，EDA工具能夠自動實現(xiàn)，廣泛應用于集成電路時鐘設計；而網(wǎng)狀型時鐘結(jié)構(gòu)需要大量的手工調(diào)整，但它能滿足高性能處理器所需的性能指標。 本文在國內(nèi)外相關研究成果的基礎上，以納米工藝下的高性能處理器時鐘樹結(jié)構(gòu)及其設計實現(xiàn)為研究對象，對魚骨型(fishbone，F(xiàn)B)時鐘結(jié)構(gòu)展開了深入研究。本文的主要工作和創(chuàng)新點包括: 1.為了支持電路級的FB分析和研究，建立了FB電路模型。分析了互連線延時模型的精度與實用情況，采用精度較高的Π模型與分布RC模型相結(jié)合給FB網(wǎng)絡建立電路模型。 2.根據(jù)FB時鐘結(jié)構(gòu)，設定結(jié)構(gòu)中各部分參數(shù)，采用建立好的電路模型在SPICE中模擬，對產(chǎn)生的多項指標進行全面分析與預估。實驗證明該模型的精度與實現(xiàn)后的FB時鐘網(wǎng)絡基本一致，精度達到95%以上。 3.為了使網(wǎng)狀時鐘能夠自動在EDA中實現(xiàn)，本文結(jié)合實踐開發(fā)了一套能夠針對FB網(wǎng)狀時鐘結(jié)構(gòu)自動實現(xiàn)的算法和工具，大大提高了實現(xiàn)網(wǎng)狀時鐘的效率。 4.結(jié)合網(wǎng)狀型與平衡樹各自的優(yōu)勢，實現(xiàn)了兩者相混合的時鐘結(jié)構(gòu)（fishbone-balance-tree，F(xiàn)BT），既能達到比較小的latency與skew又能在關鍵路徑實現(xiàn)有用時鐘偏差（useful skew），進一步提高處理器性能。
【圖文】：

也就是將綜合出來的門級網(wǎng)表轉(zhuǎn)換成版圖信息需要滿足設計的時序、面積、功耗等要求，它是一個當設計沒有達到要求時，需要反復迭代，有些時候還�；跇藴蕟卧陌攵ㄖ莆锢碓O計需要用到許多不同密相連。圖 1.2 給出了后端物理設計一般流程圖。

國防科學技術大學研究生院工程碩士學位論文存器，從而導致系統(tǒng)功能的錯誤。因此它是后端物理設計的關鍵步驟有基于標準單元的 ASIC 設計流程中，通常將時鐘網(wǎng)絡在綜合階段設置，在物理設計階段進行時鐘樹綜合[10]。時鐘網(wǎng)絡設計的優(yōu)劣與否，主鐘樹綜合后的兩個特征參數(shù)：傳播延時與偏差。1.2.2.1 傳播延時時鐘信號的傳播延時（latency）又被稱為插入延遲（insertion delay），分，即時鐘源（clock source）插入延遲和時鐘網(wǎng)絡（clock network）插源插入延遲是來自系統(tǒng)（即時鐘源或來自芯片）到當前芯片（或到當根節(jié)點（clock root pin）之間的延遲，時鐘網(wǎng)絡插入延遲是時鐘樹的延源到時鐘樹寄存器的插入延遲事實上包括了兩者之和（如圖 1.4），即。在理想時鐘的情況下，人們假定時鐘網(wǎng)絡插入延遲為零。在時鐘樹傳播延時的數(shù)值會直接用來對偏差做計算和固定[7]。
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP332

【參考文獻】

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本文編號：2550342