【摘要】：現(xiàn)代高性能處理器需要高速的數(shù)據(jù)傳輸與處理能力，時(shí)鐘樹作為處理器時(shí)鐘信號傳輸載體，直接影響著整個(gè)處理器的性能。時(shí)鐘樹結(jié)構(gòu)的選擇及其設(shè)計(jì)是處理器達(dá)到高性能的重要環(huán)節(jié)之一。處理器通常采用平衡樹型時(shí)鐘結(jié)構(gòu)，其特點(diǎn)是傳播延時(shí)（latency）大、時(shí)鐘偏差（skew）大、片上誤差（OCV）大，，而這些因素會(huì)直接導(dǎo)致處理器性能下降甚至不能工作。因此設(shè)計(jì)低latency、低skew、低OCV的時(shí)鐘結(jié)構(gòu)已成為高性能處理器設(shè)計(jì)的關(guān)鍵技術(shù)之一。 時(shí)鐘結(jié)構(gòu)主要有兩種：樹形結(jié)構(gòu)與網(wǎng)狀型結(jié)構(gòu)。樹形結(jié)構(gòu)設(shè)計(jì)是目前比較成熟的技術(shù)，EDA工具能夠自動(dòng)實(shí)現(xiàn)，廣泛應(yīng)用于集成電路時(shí)鐘設(shè)計(jì)；而網(wǎng)狀型時(shí)鐘結(jié)構(gòu)需要大量的手工調(diào)整，但它能滿足高性能處理器所需的性能指標(biāo)。 本文在國內(nèi)外相關(guān)研究成果的基礎(chǔ)上，以納米工藝下的高性能處理器時(shí)鐘樹結(jié)構(gòu)及其設(shè)計(jì)實(shí)現(xiàn)為研究對象，對魚骨型(fishbone，F(xiàn)B)時(shí)鐘結(jié)構(gòu)展開了深入研究。本文的主要工作和創(chuàng)新點(diǎn)包括: 1.為了支持電路級的FB分析和研究，建立了FB電路模型。分析了互連線延時(shí)模型的精度與實(shí)用情況，采用精度較高的Π模型與分布RC模型相結(jié)合給FB網(wǎng)絡(luò)建立電路模型。 2.根據(jù)FB時(shí)鐘結(jié)構(gòu)，設(shè)定結(jié)構(gòu)中各部分參數(shù)，采用建立好的電路模型在SPICE中模擬，對產(chǎn)生的多項(xiàng)指標(biāo)進(jìn)行全面分析與預(yù)估。實(shí)驗(yàn)證明該模型的精度與實(shí)現(xiàn)后的FB時(shí)鐘網(wǎng)絡(luò)基本一致，精度達(dá)到95%以上。 3.為了使網(wǎng)狀時(shí)鐘能夠自動(dòng)在EDA中實(shí)現(xiàn)，本文結(jié)合實(shí)踐開發(fā)了一套能夠針對FB網(wǎng)狀時(shí)鐘結(jié)構(gòu)自動(dòng)實(shí)現(xiàn)的算法和工具，大大提高了實(shí)現(xiàn)網(wǎng)狀時(shí)鐘的效率。 4.結(jié)合網(wǎng)狀型與平衡樹各自的優(yōu)勢，實(shí)現(xiàn)了兩者相混合的時(shí)鐘結(jié)構(gòu)（fishbone-balance-tree，F(xiàn)BT），既能達(dá)到比較小的latency與skew又能在關(guān)鍵路徑實(shí)現(xiàn)有用時(shí)鐘偏差（useful skew），進(jìn)一步提高處理器性能。
【圖文】：

也就是將綜合出來的門級網(wǎng)表轉(zhuǎn)換成版圖信息需要滿足設(shè)計(jì)的時(shí)序、面積、功耗等要求，它是一個(gè)當(dāng)設(shè)計(jì)沒有達(dá)到要求時(shí)，需要反復(fù)迭代，有些時(shí)候還。基于標(biāo)準(zhǔn)單元的半定制物理設(shè)計(jì)需要用到許多不同密相連。圖 1.2 給出了后端物理設(shè)計(jì)一般流程圖。

國防科學(xué)技術(shù)大學(xué)研究生院工程碩士學(xué)位論文存器，從而導(dǎo)致系統(tǒng)功能的錯(cuò)誤。因此它是后端物理設(shè)計(jì)的關(guān)鍵步驟有基于標(biāo)準(zhǔn)單元的 ASIC 設(shè)計(jì)流程中，通常將時(shí)鐘網(wǎng)絡(luò)在綜合階段設(shè)置，在物理設(shè)計(jì)階段進(jìn)行時(shí)鐘樹綜合[10]。時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的優(yōu)劣與否，主鐘樹綜合后的兩個(gè)特征參數(shù)：傳播延時(shí)與偏差。1.2.2.1 傳播延時(shí)時(shí)鐘信號的傳播延時(shí)（latency）又被稱為插入延遲（insertion delay），分，即時(shí)鐘源（clock source）插入延遲和時(shí)鐘網(wǎng)絡(luò)（clock network）插源插入延遲是來自系統(tǒng)（即時(shí)鐘源或來自芯片）到當(dāng)前芯片（或到當(dāng)根節(jié)點(diǎn)（clock root pin）之間的延遲，時(shí)鐘網(wǎng)絡(luò)插入延遲是時(shí)鐘樹的延源到時(shí)鐘樹寄存器的插入延遲事實(shí)上包括了兩者之和（如圖 1.4），即。在理想時(shí)鐘的情況下，人們假定時(shí)鐘網(wǎng)絡(luò)插入延遲為零。在時(shí)鐘樹傳播延時(shí)的數(shù)值會(huì)直接用來對偏差做計(jì)算和固定[7]。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前7條

1 顧琴;林正浩;;用Encounter實(shí)現(xiàn)Mesh-Local-Tree結(jié)構(gòu)的時(shí)鐘設(shè)計(jì)流程[J];半導(dǎo)體技術(shù);2008年07期

2 周鳳亭,王胤翔,陸生禮;基于Astro的時(shí)鐘樹綜合[J];電子器件;2005年01期

3 張富彬;HO Ching-yen;彭思龍;;靜態(tài)時(shí)序分析及其在IC設(shè)計(jì)中的應(yīng)用[J];電子器件;2006年04期

4 許佳宜;石艷玲;任錚;胡少堅(jiān);萬星拱;丁艷芳;賴宗聲;;高壓MOSFET直流特性宏模型的建立與參數(shù)優(yōu)化[J];半導(dǎo)體學(xué)報(bào);2008年08期

5 殷瑞祥,郭昒,陳敏;同步數(shù)字集成電路設(shè)計(jì)中的時(shí)鐘樹分析[J];華南理工大學(xué)學(xué)報(bào)(自然科學(xué)版);2005年06期

6 曾宏;;深亞微米下芯片后端物理設(shè)計(jì)方法學(xué)研究[J];中國集成電路;2010年02期

7 李冰,張立輝,李巖;微電子技術(shù)發(fā)展與展望[J];山西科技;2005年05期

相關(guān)博士學(xué)位論文 前1條

1 趙振宇;鎖相環(huán)中單粒子瞬變效應(yīng)的分析與加固[D];國防科學(xué)技術(shù)大學(xué);2009年

本文編號：2550342