【摘要】：冗余二進(jìn)制(RB)數(shù)是一種有符號(hào)數(shù)的表示方法,利用冗余二進(jìn)制算法的進(jìn)位無(wú)關(guān)特性和規(guī)整的結(jié)構(gòu),可以設(shè)計(jì)高速RB并行乘法器.系統(tǒng)地研究了RB乘法器的算法和結(jié)構(gòu),給出了基于修正Booth算法,RB部分積壓縮樹(shù)和RB-NB轉(zhuǎn)換器的54b乘法器的設(shè)計(jì)過(guò)程,并利用并行前綴/進(jìn)位選擇混合加法器對(duì)RB-NB轉(zhuǎn)換器進(jìn)行優(yōu)化設(shè)計(jì).采用Verilog HDL對(duì)乘法器進(jìn)行描述,并在ModelSim平臺(tái)上進(jìn)行仿真驗(yàn)證,在SMIC 0.18mm標(biāo)準(zhǔn)工藝庫(kù)下,通過(guò)Synopsys公司綜合工具Design Compiler進(jìn)行綜合,得到54bRB乘法器的延時(shí)可達(dá)到3.97ns,面積是409 293mm2.
[Abstract]:The redundant binary (RB) number is a representation of the number of symbols, and the high-speed RB parallel multiplier can be designed by using the carry-independent property and the regular structure of the redundant binary algorithm. The algorithm and structure of the RB multiplier are systematically studied. The design process of the 54b multiplier based on the modified Booth algorithm, the RB partial product compression tree and the RB-NB converter is given, and the RB-NB converter is optimized by the parallel prefix/ carry selection hybrid adder. The multiplier is described by Verilog HDL and the simulation verification is carried out on the ModelSim platform. Under the SMIC 0.18 mm standard process library, the synthesis is carried out through the Synopsys integrated tool Design Compiler, and the delay of the 54bB multiplier can reach 3.97 ns and the area is 409 293 mm2.
【作者單位】： 南京航空航天大學(xué)電子信息工程學(xué)院;
【分類(lèi)號(hào)】：TP332.2

【參考文獻(xiàn)】

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本文編號(hào)：2528926