【摘要】：新型微處理器中寄存器文件的數(shù)量越來越多，寄存器文件延時、面積和功耗占芯片各項指標的比重日益顯著。高性能處理器中寄存器文件性能成為影響其性能的重要因素，如何更好提升寄存器文件的性能成為現(xiàn)階段研究的重點。 本課題對寄存器文件相關(guān)的設(shè)計理論和實現(xiàn)技術(shù)進行深入研究，，以實現(xiàn)高性能為主要目標對寄存器文件進行設(shè)計與優(yōu)化，并在40nm CMOS1P9M工藝下，采用全定制方法設(shè)計實現(xiàn)一款6R5W、32×78位的寄存器文件。模擬結(jié)果表明整個寄存器文件版圖的讀“1”延時為367ps，與半定制方法相比，時鐘頻率提升52.3%，滿足2GHz的設(shè)計要求。本文主要工作及貢獻有以下幾個方面： 1.設(shè)計了一種新的兩級奇偶動態(tài)譯碼結(jié)構(gòu)，通過控制地址最低位使得一個譯碼器可以產(chǎn)生奇偶兩個字線信號。這種設(shè)計結(jié)構(gòu)使譯碼器數(shù)目減少50%，相對靜態(tài)譯碼，性能提升25%。 2.在寄存器文件中采用一種新的存儲結(jié)構(gòu)，該結(jié)構(gòu)與控制信號協(xié)調(diào)使用可以實現(xiàn)寫后讀操作。采用這種結(jié)構(gòu)的寄存器文件不僅能夠很好的滿足設(shè)計要求，而且可以簡化讀操作電路結(jié)構(gòu)。 3.采用預(yù)估負載的方法選擇合適的驅(qū)動單元，改善版圖設(shè)計中信號驅(qū)動過大或過小的問題，并解決因此產(chǎn)生的延時較大問題。 4.對寄存器文件功能模型、LEF物理視圖和LIB時序模型進行提取，提高寄存器文件的可重用性。此外，還對寄存器文件的可擴展性進行研究，提出一種可以靈活增加字線和位線數(shù)目的方法，并通過實驗分析該方法對延時的影響程度。 上述研究成果顯著降低了寄存器文件延時并將應(yīng)用于工程項目中，該研究成果為40nm以下工藝寄存器文件的研究積累了豐富經(jīng)驗。
【圖文】：

“簡單”又復(fù)雜。整體結(jié)構(gòu)由譯碼器、單元組成。雖然這些電路單元的邏輯很大，從而形成比較復(fù)雜的電路設(shè)計問題究意義器的性能已經(jīng)和微處理器不相匹配，而為處理器和存儲器的延時對數(shù)的差距圖[理器延時在 1980 年到 1986 年每年提高約%，2004 年到 2010 年每年提高約 20%。次，訪問延時每年只有約 7%的性能增長速度與處理器運行速度的不匹配，即“儲器層次結(jié)構(gòu)，如圖 1.1所示。在馮諾依和數(shù)據(jù)是相對簇聚的。這一特征使得CP容量小而且速度快的存儲器中來滿足性

時間1980 1985 1990 1995 2000 2005 2010圖 1.2 CPU 與存儲器性能增長對比提高整個 CPU 的性能，就必須提高 CPU 內(nèi)寄存器文件的性能。寄存器文件提高可以從以下兩個方面著手： 采用先進的制造工藝。制造工藝的發(fā)展趨勢是向著高密度、高集成化的方向發(fā)展。密度越高的 IC 電路設(shè)計，意味著在同樣大小面積的芯片上，可以擁有密度更高、尺寸更小、性能更高、功能更復(fù)雜的電路。 電路設(shè)計技術(shù)的優(yōu)化。主要針對電路結(jié)構(gòu)的優(yōu)化和晶體管尺寸的優(yōu)化。比如分級的字線和位線產(chǎn)生電路，動態(tài)電路設(shè)計中為了更好的控制電路及其信號脈沖寬度，采用一種自復(fù)位CMOS電路[4]產(chǎn)生等。此外，為了增加電路驅(qū)動能力可以進行電路尺寸的調(diào)整等。1.2 國內(nèi)外研究現(xiàn)狀存器文件的性能、面積和功耗是評價寄存器文件的重要指標。不同要求的對這些指標的側(cè)重點不同，比如：一款以低功耗為主的處理器，在寄存器
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP332.11

【參考文獻】

相關(guān)博士學(xué)位論文 前1條

1 李振濤;高性能DSP關(guān)鍵電路及EDA技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2007年

本文編號：2516456