【摘要】：由于傳統(tǒng)總線性能增長趕不上處理器性能的增長，因總線技術(shù)導(dǎo)致的系統(tǒng)總體性能增長速度降低越來越突出。目前，新型總線均采用點到點傳輸方式來減少負(fù)載，提高傳輸頻率，減少引腳數(shù)，進(jìn)而降低成本。以面向串行背板和DSP(DigitalSignal Processing)為設(shè)計目的的串行RapidIO(Rapid Input Output Interface)接口因為接口引腳少、可靠性高、應(yīng)用廣泛、易于實現(xiàn)、可擴展性好和單位端口成本極低等特性成為新型總線中的代表，也因此而成為研究的熱門課題。 RapidIO規(guī)范1.3版本的傳輸速率最高可到3.125Gbps，相對于傳統(tǒng)總線性能已經(jīng)有了很大的提升。但是在很多情況下仍不能滿足芯片對互連接口更高速率的要求。為了進(jìn)一步提高傳輸速率，本文設(shè)計實現(xiàn)了一個基于PCIE物理層(PHY)IP核、滿足2.1版本規(guī)范要求的RapidIO，最高傳輸速率可達(dá)5.0Gbps。主要研究工作如下： 1.詳細(xì)地研究了RapidIO的邏輯層和傳輸層、串行協(xié)議層、物理編碼子層和物理介質(zhì)附屬層的構(gòu)成與實現(xiàn)功能。分析了串行RapidIO中數(shù)據(jù)包的組成及其在鏈路上的傳輸與控制過程。 2.研究了如何利用GRIO(Generic RapidIO)和物理層IP核構(gòu)成一個完整的RapidIO。研究了GRIO的原理，分別對GRIO中的輸入和輸出模塊進(jìn)行了仔細(xì)分析。設(shè)計實現(xiàn)了物理層中的關(guān)鍵模塊。 3.研究了如何將具有更高速率的PCIE物理層IP核集成到GRIO芯片中的方法。仔細(xì)分析了物理層IP核的組成和原理，，將物理層IP核分為發(fā)送模塊、接收模塊和時鐘模塊，分別對每個模塊的構(gòu)成和信號做了詳細(xì)理解，并詳細(xì)研究了SRIO和PCIE的物理層IP核的同異點。 4.將PCIE(PCI Express)物理層IP核集成到了RapidIO中，對各個控制信號的配置做了仔細(xì)的分析和描述。對所設(shè)計的串行RapidIO分別進(jìn)行了模塊級驗證和分析，驗證和分析結(jié)果表明，該接口實現(xiàn)了規(guī)范定義的I/O邏輯操作，完成了串行物理層(單通道/四通道)的傳輸功能，滿足了高速傳輸?shù)墓δ芎蜁r序設(shè)計需求。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP336

【參考文獻(xiàn)】

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本文編號：2512843