發(fā)布時間：2019-06-19 19:32

【摘要】：針對傳統(tǒng)算法的局限,在FPGA平臺上設計了直接處理三操作數(shù)的前導1預測算法的完整實現(xiàn)方案,可以有效縮短關鍵路徑延時和功耗.重點設計出了三操作數(shù)的編碼樹結構,并依據(jù)預編碼規(guī)則,在FPGA硬件驗證平臺上對系統(tǒng)結構合理模塊化,且采用硬件描述語言VerilogHDL對部分功能進行編程,優(yōu)化了設計過程,仿真結果表明,設計完成的算法結構較傳統(tǒng)算法在關鍵路徑延時上減少36.15%,功耗降低39.20%.
[Abstract]:Aiming at the limitation of traditional algorithm, a complete implementation scheme of preamble 1 prediction algorithm which directly deals with three operands is designed on FPGA platform, which can effectively shorten the critical path delay and power consumption. The coding tree structure of three operands is designed, and according to the precoding rules, the system structure is reasonably modularized on the FPGA hardware verification platform, and some functions are programmed by hardware description language VerilogHDL, and the design process is optimized. the simulation results show that the designed algorithm structure reduces the critical path delay by 36.15% and the power consumption by 39.20% compared with the traditional algorithm.
【作者單位】： 河北工業(yè)大學計算機科學與軟件學院;天津理工大學自動化學院;河北工業(yè)大學電氣工程學院;
【基金】：國家自然科學基金(31100711) 河北省高等學�？茖W技術研究青年基金(20111122) 河北省交通運輸廳科學技術項目計劃(Y2011087)
【分類號】：TP332

【參考文獻】

相關期刊論文 前2條

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【共引文獻】

相關期刊論文 前5條

1 張峰;黎鐵軍;徐煒遐;;一種128位高精度浮點乘加部件的研究與實現(xiàn)[J];計算機工程與科學;2009年02期

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相關碩士學位論文 前3條

1 張峰;一種128位浮點乘加融合部件的研究與實現(xiàn)[D];國防科學技術大學;2007年

2 侯申;浮點乘加部件流水站中關鍵模塊的全定制設計[D];國防科學技術大學;2008年

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【相似文獻】

相關期刊論文 前1條

1 陳彩;應用于計算機存儲管理的基于部分匹配的預測算法[J];河北理工學院學報;2000年03期

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本文編號：2502584