【摘要】：隨著半導(dǎo)體技術(shù)進(jìn)步,單個(gè)芯片上集成大量核心的眾核處理器已經(jīng)廣泛應(yīng)用于高性能計(jì)算領(lǐng)域.相比多核處理器,眾核處理器能提供更好的計(jì)算密度和能效比,但同時(shí)也面臨越來越嚴(yán)重的可靠性挑戰(zhàn).需要設(shè)計(jì)高效的處理器容錯(cuò)機(jī)制,有效保證課題運(yùn)行效率的同時(shí)不帶來較大的芯片功耗和面積開銷.在一款自主眾核處理器DFMC(deeply fused and heterogeneous many-core)原型基礎(chǔ)上,根據(jù)核心上運(yùn)行的應(yīng)用程序是否具有關(guān)聯(lián)性特征,提出并實(shí)現(xiàn)了面向眾核處理器的獨(dú)立和協(xié)同2種輕量級(jí)錯(cuò)誤恢復(fù)技術(shù).其中,協(xié)同恢復(fù)技術(shù)由集中部件進(jìn)行管理,通過協(xié)同恢復(fù)總線互連,出錯(cuò)時(shí)將與錯(cuò)誤相關(guān)聯(lián)的多個(gè)核心快速回卷到正確狀態(tài).2種錯(cuò)誤恢復(fù)技術(shù)中,保留和恢復(fù)過程均通過定制的指令實(shí)現(xiàn),恢復(fù)所需要的信息保留在運(yùn)算核心內(nèi)部,以保證對(duì)課題性能的影響最小化.實(shí)驗(yàn)表明,通過上述技術(shù)只增加了1.257%的芯片面積,可解決自主眾核處理器約80%的瞬時(shí)錯(cuò)誤,且對(duì)課題性能、芯片時(shí)序和功耗影響很小,可有效地提高眾核處理器的容錯(cuò)能力.
[Abstract]:With the progress of semiconductor technology, a large number of core processors integrated on a single chip have been widely used in the field of high performance computing. Compared with multi-core processors, multi-core processors can provide better computing density and energy efficiency ratio, but also face more and more serious reliability challenges. It is necessary to design an efficient processor fault-tolerant mechanism to effectively ensure the running efficiency of the project without bringing large chip power consumption and area overhead. Based on a prototype of an autonomous multicore processor DFMC (deeply fused and heterogeneous many-core, depending on whether the application running on the core has the characteristics of relevance, Two lightweight error recovery technologies, independent and cooperative, are proposed and implemented for multi-core processors. Among them, the cooperative recovery technology is managed by the centralized components, and through the collaborative recovery bus interconnection, multiple cores associated with the error are quickly rolled back to the correct state in the event of an error. Both the retention and recovery processes are realized by custom instructions, and the information needed for recovery is retained in the core of the operation to ensure that the impact on the performance of the project is minimized. The experimental results show that only 1.257% of the chip area is increased by the above technology, which can solve the instantaneous error of about 80% of the independent multi-core processor, and has little effect on the performance, chip timing and power consumption of the project. It can effectively improve the fault-tolerant ability of multi-core processors.
【作者單位】： 數(shù)學(xué)工程與先進(jìn)計(jì)算國(guó)家重點(diǎn)實(shí)驗(yàn)室;
【基金】：國(guó)家“八六三”高技術(shù)研究發(fā)展計(jì)劃基金項(xiàng)目(2014AA01A301) “核高基”國(guó)家科技重大專項(xiàng)基金項(xiàng)目(2013ZX0102-8001-001-001)
【分類號(hào)】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

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相關(guān)碩士學(xué)位論文 前10條

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本文編號(hào)：2476660