【摘要】：雙精度浮點(diǎn)運(yùn)算廣泛應(yīng)用于數(shù)值計(jì)算和信號處理中,在IEEE754標(biāo)準(zhǔn)中實(shí)現(xiàn)兩個雙精度浮點(diǎn)乘法需要一個53 bit×53 bit的尾數(shù)乘法器,這樣的一個乘法器若采用FPGA實(shí)現(xiàn)需要大量的硬件資源。將Karatsuba算法應(yīng)用于浮點(diǎn)運(yùn)算器中,采用FPGA實(shí)現(xiàn)了一個浮點(diǎn)乘法器,與傳統(tǒng)方法相比該乘法器占用硬件資源較少。
[Abstract]:Double precision floating point operation is widely used in numerical calculation and signal processing. It requires a 53 bit 脳 53 bit tail multiplier to implement two double precision floating point multiplication in IEEE754 standard. Such a multiplier needs a lot of hardware resources if FPGA is used to implement such a multiplier. The Karatsuba algorithm is applied to the floating-point arithmetic, and a floating-point multiplier is implemented by using FPGA. Compared with the traditional method, the multiplier takes up less hardware resources.
【作者單位】： 西安石油大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：國家自然基金資助項(xiàng)目(編號:51074125)
【分類號】：TP332.22

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本文編號：2474815