【摘要】：隨著信息化社會(huì)的深入發(fā)展,數(shù)字集成電路技術(shù)運(yùn)用得越來(lái)越廣泛.乘法器是數(shù)字電路系統(tǒng)最重要的算術(shù)運(yùn)算單元之一,影響了整個(gè)電路系統(tǒng)的工作效率.實(shí)際設(shè)計(jì)通常采用Booth結(jié)構(gòu)作為數(shù)字乘法器實(shí)現(xiàn)框架,決定此類(lèi)乘法器運(yùn)算效率的最為關(guān)鍵的兩個(gè)方面是:部分積產(chǎn)生和部分積合并.提出了一種從結(jié)構(gòu)上采用獨(dú)立路由尋址的機(jī)制來(lái)實(shí)現(xiàn)部分積的產(chǎn)生,設(shè)計(jì)方法上采用異步微流水線,控制機(jī)制上采取數(shù)據(jù)通路的方法,來(lái)設(shè)計(jì)基于異步NoC(Network On Chip)機(jī)制的Booth乘法器設(shè)計(jì).最后,通過(guò)FPGA開(kāi)發(fā)板進(jìn)行了仿真和實(shí)現(xiàn),并與傳統(tǒng)的Booth乘法器性能做了對(duì)比分析.
[Abstract]:With the in-depth development of information society, digital integrated circuit technology is more and more widely used. Multiplier is one of the most important arithmetic operation units in digital circuit system, which affects the working efficiency of the whole circuit system. In practical design, Booth structure is usually used as the implementation framework of digital multipliers. The most important aspects to determine the computational efficiency of such multipliers are: partial product generation and partial integration. In this paper, an independent routing addressing mechanism is proposed to realize the generation of partial product. The asynchronous micropipeline is used in the design method, and the data path is adopted in the control mechanism. To design the Booth multiplier design based on asynchronous NoC (Network On Chip) mechanism. Finally, the simulation and implementation of the FPGA development board are carried out, and the performance of the traditional Booth multiplier is compared and analyzed.
【作者單位】： 廣西民族大學(xué)廣西混雜計(jì)算與集成電路設(shè)計(jì)分析重點(diǎn)實(shí)驗(yàn)室;蘭州大學(xué)信息科學(xué)與工程學(xué)院;北京計(jì)算機(jī)技術(shù)及應(yīng)用研究所;
【基金】：國(guó)家自然科學(xué)基金(11371003,11461006,61402121) 廣西民族大學(xué)校級(jí)一般項(xiàng)目(2016YB029);廣西民族大學(xué)研究生教育創(chuàng)新計(jì)劃項(xiàng)目;廣西民族大學(xué)相思湖青年學(xué)者創(chuàng)新團(tuán)隊(duì)資助
【分類(lèi)號(hào)】：TP332.22

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4 康瀟亮;雷紹充;梁峰;;67×67位乘法器的改進(jìn)四階Booth算法實(shí)現(xiàn)[J];電子器件;2007年04期

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3 孫振瑋;基于優(yōu)化Booth算法實(shí)現(xiàn)的可配置18位乘法器硬核設(shè)計(jì)與驗(yàn)證[D];西安電子科技大學(xué);2011年

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