發(fā)布時(shí)間：2019-03-27 07:17

【摘要】：隨著微電子、信息、通信及網(wǎng)絡(luò)技術(shù)的發(fā)展,物聯(lián)網(wǎng)已在健康醫(yī)療、人工智能、網(wǎng)絡(luò)管理、物流運(yùn)輸?shù)阮I(lǐng)域逐步得到應(yīng)用。在這些應(yīng)用中,信息的采集及處理是物聯(lián)網(wǎng)技術(shù)的基礎(chǔ)和關(guān)鍵。由于物聯(lián)網(wǎng)的信息懫集及處理節(jié)點(diǎn)分布廣、不宜更換電源,因此,低功耗的信息采集及處理芯片是保證物聯(lián)網(wǎng)正常工作的關(guān)鍵。本文在分析不同應(yīng)用場(chǎng)景下物聯(lián)網(wǎng)對(duì)處理器的不同要求,并研究高性能處理器的低功耗設(shè)計(jì)技術(shù)后,為平衡物聯(lián)網(wǎng)應(yīng)用中的高性能和低功耗需求,提出了一種動(dòng)態(tài)可切換流水線的處理器設(shè)計(jì)方案。首先,該方案中采用RISC-V指令集,基于經(jīng)典流水線架構(gòu)重新細(xì)分流水,設(shè)計(jì)了適用于高性能模式的七級(jí)超流水結(jié)構(gòu)其次,將其簡(jiǎn)化后實(shí)現(xiàn)了適用于低功耗模式的精簡(jiǎn)結(jié)構(gòu)。最后,基于以上兩種結(jié)構(gòu)設(shè)計(jì)了動(dòng)態(tài)可切換流水線的RISC-V處理器。在整體系統(tǒng)中兩種模式共享內(nèi)存、緩存及ALU執(zhí)行單元,并確定了對(duì)應(yīng)的軟件調(diào)度策略完成程序執(zhí)行過(guò)程中的數(shù)據(jù)交互及任務(wù)切換。在整個(gè)實(shí)現(xiàn)過(guò)程中,首先對(duì)該結(jié)構(gòu)采用SystemC進(jìn)行周期精確型建模,然后使用Verilog語(yǔ)言實(shí)現(xiàn)硬件電路,最后對(duì)模型進(jìn)行功能仿真及相應(yīng)的性能功耗分析。其中,基于本文結(jié)構(gòu)中的高性能模式單核處理器已使用中芯國(guó)際180nm工藝完成流片,并對(duì)其進(jìn)行了測(cè)試。本文以自建的加法、矩陣乘法及標(biāo)準(zhǔn)測(cè)試程序DMIPS、CRC、AES作為測(cè)試向量對(duì)系統(tǒng)進(jìn)行功能仿真,并使用HP Labs的McPAT及Synopsys的DC分別從系統(tǒng)級(jí)和電路級(jí)進(jìn)行性能功耗分析。當(dāng)應(yīng)用于物聯(lián)網(wǎng)時(shí),相比于單獨(dú)的高性能處理器,本文提出的處理器結(jié)構(gòu)在硬件資源僅增加5%的情況下就可以實(shí)現(xiàn)設(shè)計(jì)要求,同時(shí)系統(tǒng)功耗會(huì)降低67.23%,而且數(shù)據(jù)采集階段所占的時(shí)間比例越長(zhǎng),該設(shè)計(jì)結(jié)構(gòu)對(duì)系統(tǒng)整體功耗的降低效果越明顯。
[Abstract]:With the development of microelectronics, information, communication and network technology, the Internet of things has been gradually applied in the fields of health care, artificial intelligence, network management, logistics and transportation. In these applications, the collection and processing of information is the basis and key of Internet of things technology. Because of the wide distribution of the information collection and processing nodes of the Internet of things, it is not suitable to replace the power supply. Therefore, the low-power information acquisition and processing chip is the key to ensure the normal work of the Internet of things. After analyzing the different requirements of Internet of things on processors in different application scenarios, and studying the low-power design technology of high-performance processors, this paper balances the requirements of high-performance and low-power in Internet of things applications. A design scheme of dynamic switchable pipeline processor is presented in this paper. Firstly, the scheme adopts RISC-V instruction set and re-subdivides pipelining based on classical pipelined architecture, and then designs a seven-stage super-pipelined architecture suitable for high-performance mode, and then simplifies it to implement a reduced structure suitable for low-power mode. Finally, a dynamic switchable pipelined RISC-V processor is designed based on the above two architectures. In the whole system, the two modes share memory, cache and ALU execution unit, and determine the corresponding software scheduling strategy to complete the data interaction and task switching in the process of program execution. In the whole implementation process, SystemC is used to build the precise periodic model, then Verilog language is used to realize the hardware circuit. Finally, the function simulation and performance power analysis of the model are carried out. Among them, based on the high-performance mode single-core processor in the architecture of this paper, the chip has been completed by using the SMIC 180nm process, and the chip has been tested. In this paper, we use self-built addition, matrix multiplication and standard test program DMIPS,CRC,AES as test vectors to simulate the function of the system, and use McPAT of HP Labs and DC of Synopsys to analyze performance power consumption from system level and circuit level, respectively. When applied to the Internet of things, compared with the single high-performance processor, the proposed processor architecture can achieve the design requirements with only 5% increase in hardware resources, and at the same time, the system power consumption will be reduced by 67.23%. Moreover, the longer the time of the data acquisition phase is, the more obvious the design structure can reduce the overall power consumption of the system.
【學(xué)位授予單位】：西安理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類(lèi)號(hào)】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前10條

1 吳建淇;;數(shù)字集成電路的發(fā)展及未來(lái)[J];電子技術(shù)與軟件工程;2016年16期

2 劉帥;;X86、ARM、MIPS微處理器架構(gòu)淺析[J];智富時(shí)代;2015年12期

3 彭德生;蔣志翔;;基于SystemC的MIPS處理器建模與架構(gòu)[J];計(jì)算機(jī)工程與設(shè)計(jì);2015年04期

4 伍思碩;唐賢健;;數(shù)字集成電路的應(yīng)用研究[J];電腦知識(shí)與技術(shù);2014年19期

5 李新;;集成電路的發(fā)展及應(yīng)用[J];科技視界;2014年07期

6 朱曉龍;;片上網(wǎng)絡(luò)的SystemC建模研究[J];電子設(shè)計(jì)工程;2013年14期

7 劉錦;顧加強(qiáng);;我國(guó)物聯(lián)網(wǎng)現(xiàn)狀及發(fā)展策略[J];企業(yè)經(jīng)濟(jì);2013年04期

8 陸游游;舒繼武;;閃存存儲(chǔ)系統(tǒng)綜述[J];計(jì)算機(jī)研究與發(fā)展;2013年01期

9 尹利;曹衛(wèi)剛;王曉歡;;淺談CMOS集成電路的應(yīng)用[J];無(wú)線互聯(lián)科技;2012年07期

10 錢(qián)志鴻;王義君;;物聯(lián)網(wǎng)技術(shù)與應(yīng)用研究[J];電子學(xué)報(bào);2012年05期

相關(guān)博士學(xué)位論文 前4條

1 呂正;多核處理器存儲(chǔ)系統(tǒng)的驗(yàn)證方法研究[D];西北大學(xué);2013年

2 董新平;物聯(lián)網(wǎng)產(chǎn)業(yè)成長(zhǎng)研究[D];華中師范大學(xué);2012年

3 李頎;基于FPGA的片上多處理器建模方法[D];中國(guó)科學(xué)技術(shù)大學(xué);2012年

4 凡啟飛;高性能嵌入式處理器低功耗技術(shù)研究[D];中國(guó)科學(xué)技術(shù)大學(xué);2009年

相關(guān)碩士學(xué)位論文 前7條

1 李孛;一種DSP處理平臺(tái)的低功耗設(shè)計(jì)與實(shí)現(xiàn)[D];中國(guó)艦船研究院;2013年

2 申鑫;基于SystemC的RTL級(jí)綜合的研究[D];西安電子科技大學(xué);2012年

3 蘭光洋;CLB總線電子系統(tǒng)級(jí)建模[D];天津大學(xué);2012年

4 魯超;基于電子系統(tǒng)級(jí)的C*CORE處理器建模[D];天津大學(xué);2012年

5 張劍;多核處理器架構(gòu)下軟件運(yùn)行時(shí)驗(yàn)證方法研究[D];南京航空航天大學(xué);2010年

6 蔣文棟;數(shù)字集成電路低功耗優(yōu)化設(shè)計(jì)研究[D];北京交通大學(xué);2008年

7 何祥;基于時(shí)鐘控制的高性能微處理器低功耗設(shè)計(jì)技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2006年

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本文編號(hào)：2447979