【摘要】：多核設(shè)計規(guī)模和復(fù)雜度的不斷提高,使功能驗證變得越來越具挑戰(zhàn)性.通過分析基于模擬仿真的多核驗證方法,提出了一種基于可配置隨機測試生成的多核cache一致性驗證方法.該方法以隨機測試生成為基礎(chǔ),通過配置隨機生成參數(shù)來產(chǎn)生特定結(jié)構(gòu)的多核驗證指令流.此指令流的特點是,通過內(nèi)存地址訪問約束和多核同步操作的設(shè)置,來達成多核系統(tǒng)執(zhí)行順序的準確預(yù)測,進而通過自檢測指令組的配置來完成自動快速結(jié)果比較.實驗結(jié)果表明,該方法對多核一致性的驗證是高效的.
[Abstract]:With the increasing scale and complexity of multi-core design, functional verification becomes more and more challenging. By analyzing the multi-core verification method based on simulation, a multi-core cache consistency verification method based on configurable random test generation is proposed. This method is based on random test generation and generates a specific multi-core verification instruction stream by configuring random generating parameters. The characteristic of this instruction flow is that by setting the memory address access constraint and multi-core synchronization operation, the execution order of multi-core system can be accurately predicted, and then the configuration of self-detecting instruction group is used to complete the comparison of automatic and fast results. The experimental results show that the proposed method is efficient for the verification of multi-core consistency.
【作者單位】： 中國科學院微電子研究所;
【分類號】：TP305

【參考文獻】

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【共引文獻】

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【相似文獻】

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