【摘要】：DDR存儲器作為處理器的片外主存儲器,是一種高性能、低成本的存儲解決方案。DDR存儲器被大量應(yīng)用于PC,服務(wù)器和如今的SOC設(shè)計(jì)中。它被用來存放數(shù)據(jù)和程序,因此俗稱“內(nèi)存”。隨著處理器技術(shù)的不斷進(jìn)步,存儲器技術(shù)也隨之不斷發(fā)展。 目前,業(yè)界主流已從DDR2向DDR3過渡,這是因?yàn)镈DR3比DDR2不但具有更低的功耗,也具有更高的速度和容量。但是在使用DDR3內(nèi)存時,設(shè)計(jì)者面臨的一個主要的挑戰(zhàn)是對高速I/O的需求。這是因?yàn)楫?dāng)接口速度高于1Gbps時,I/O性能變得非常關(guān)鍵,或?qū)⒊蔀檎麄�系統(tǒng)性能的瓶頸。因此設(shè)計(jì)高速的DDR3I/O電路已變成非常迫切的應(yīng)用需求。當(dāng)設(shè)計(jì)者設(shè)計(jì)DDR3 I/O時將會發(fā)現(xiàn),隨著接口速度的提高,數(shù)字信號將表現(xiàn)出越來越多的非理想性,而信號完整性也將成為設(shè)計(jì)者最主要關(guān)注之一。 DDR3 I/O是一種數(shù)�；旌细咚賹Ｓ肐/O,在設(shè)計(jì)時,接口設(shè)計(jì)者面臨的主要挑戰(zhàn)包括,他不但需要先進(jìn)的深亞微米工藝提供的高速M(fèi)OS開關(guān),也需要選擇合適的電路架構(gòu)以實(shí)現(xiàn)高性能,還需要在電路設(shè)計(jì)之初就充分考慮反射和噪聲等信號完整性問題,并建立合適的寄生參數(shù)模型進(jìn)行仿真和優(yōu)化,同時還要保證緊湊的版圖設(shè)計(jì)和可靠的ESD性能。本文基于實(shí)際工程需要,設(shè)計(jì)并實(shí)現(xiàn)了一種DDR3 I/O,它基于中芯國際65mm低漏電工藝技術(shù)全定制開發(fā),在1.5V工作電壓下可達(dá)到800Mbps～1600Mbps數(shù)據(jù)率。它完全符合JEDEC DDR3規(guī)范,可作為專用接口IP模塊,應(yīng)用于DDR3內(nèi)存控制器物理層中。
[Abstract]:As the main out-of-chip memory of processor, DDR memory is a high performance and low cost storage solution. DDR memory is widely used in PC, server and today's SOC design. It is used to hold data and programs, so it is commonly known as "memory". With the development of processor technology, memory technology is also developing. At present, the mainstream of the industry has transitioned from DDR2 to DDR3 because DDR3 not only has lower power consumption, but also has higher speed and capacity than DDR2. But a major challenge for designers when using DDR3 memory is the need for high-speed I / O. This is because when the interface speed is higher than 1Gbps, I / O performance becomes very critical, or will become the bottleneck of the whole system performance. Therefore, the design of high-speed DDR3I/O circuit has become a very urgent application demand. When designers design DDR3 I / O, they will find that with the increase of interface speed, digital signals will show more and more non-ideality, and signal integrity will become one of the most important concerns of designers. DDR3 I / O is a digital-to-analog hybrid high-speed dedicated I / O, and the main challenges that interface designers face in designing it include not only high speed MOS switches provided by advanced deep submicron processes. It is also necessary to select the appropriate circuit architecture to achieve high performance, and to fully consider the problems of signal integrity such as reflection and noise at the beginning of circuit design, and to establish appropriate parasitic parameter models for simulation and optimization. Also ensure compact layout design and reliable ESD performance. In this paper, we design and implement a kind of DDR3 I / O based on SMIC 65mm low leakage technology, which can achieve 800Mbps~1600Mbps data rate at 1.5V working voltage. It fully conforms to the JEDEC DDR3 specification and can be used as a special interface IP module in the physical layer of DDR3 memory controller.
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TN405;TP333

【共引文獻(xiàn)】

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本文編號：2426089