【摘要】：隨著計(jì)算機(jī)的廣泛應(yīng)用，人們對(duì)于處理器的性能要求越來越高。傳統(tǒng)的單核處理器僅僅依靠提高處理器的時(shí)鐘頻率的做法已經(jīng)無法滿足需求了，單芯片多核處理器（CMP）技術(shù)也就應(yīng)運(yùn)而生。它相比于單核單芯片處理器有控制邏輯簡單、設(shè)計(jì)和驗(yàn)證周期短、并行處理、積木式升級(jí)、低功耗、低通信延遲等優(yōu)點(diǎn)。多核處理器目前已經(jīng)取代了單核處理器成為市場上的處理器的主流產(chǎn)品。 多核處理器內(nèi)的多個(gè)核并不是簡單地相連。多核處理器內(nèi)部的互聯(lián)架構(gòu)的研究近年來已在國內(nèi)外廣泛開展。本文詳細(xì)分析了多核處理器發(fā)展現(xiàn)狀及趨勢，目前多核處理器內(nèi)部現(xiàn)有的通信架構(gòu)的優(yōu)缺點(diǎn)以及它們各自的適用場合。本文針對(duì)小核模式的多核處理器提出了一種CMC總線架構(gòu)。CMC總線架構(gòu)的設(shè)計(jì)目標(biāo)是實(shí)現(xiàn)總線只需一根握手信號(hào)線，簡單的硬件邏輯，軟件上提供必要的控制接口。 本文設(shè)計(jì)出一種多核處理器的架構(gòu)，該架構(gòu)既適用于同構(gòu)多核處理器又適用于異構(gòu)多核處理器。運(yùn)用該架構(gòu)的多核處理器每個(gè)核處理的任務(wù)可以在很小、很專一。多核處理器內(nèi)部多個(gè)核的互聯(lián)總線包括有外總線、長總線、短總線。長、短總線在多核處理器內(nèi)分別有各自不同的功能，長、短總線都采用CMC總線架構(gòu)。 整個(gè)CMC總線架構(gòu)采用Verilog硬件描述語言編寫實(shí)現(xiàn)，把多核處理器內(nèi)部的各個(gè)核有機(jī)的結(jié)合在一起。利用Modelsim SE軟件仿真驗(yàn)證多核處理器內(nèi)部核間長、短總線的讀寫，，并在Quartus II編程環(huán)境上進(jìn)行了綜合和布局布線，把固件下載到了Altera的型號(hào)為Stratix II的FPGA中，然后把驗(yàn)證的結(jié)果和設(shè)計(jì)的要求進(jìn)行了比較，判斷其功能是否達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)，證明該核間通信架構(gòu)的可行性。該內(nèi)部核間通信結(jié)構(gòu)的多核處理器的研究為后續(xù)的相關(guān)產(chǎn)品開發(fā)和設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。
[Abstract]:With the wide application of computers, the performance of processors is becoming more and more demanding. The traditional single-core processor can not meet the demand only by increasing the clock frequency of the processor, and the single-chip multi-core processor (CMP) technology emerges as the times require. Compared with single-core single-chip processor, it has the advantages of simple control logic, short design and verification cycle, parallel processing, building block upgrade, low power consumption, low communication delay and so on. Multi-core processors have now replaced single-core processors as the mainstream of processors on the market. Multiple cores within a multicore processor are not simply connected. In recent years, the research of interconnect architecture in multi-core processors has been widely carried out at home and abroad. In this paper, the development status and trend of multi-core processors are analyzed in detail. The advantages and disadvantages of the existing communication architectures within multi-core processors and their respective applications are analyzed in detail. This paper presents a CMC bus architecture for multi-core processors with small core mode. The design goal of CMC bus architecture is to realize the bus with only one handshake signal line, simple hardware logic and necessary control interface in software. This paper presents an architecture of multicore processors, which is suitable for both isomorphic multicore processors and heterogeneous multicore processors. Multi-core processors using this architecture can handle tasks at very small and dedicated levels per core. The interconnection bus of multiple cores in a multi-core processor includes external bus, long bus and short bus. Long bus and short bus have different functions in multi-core processor. Long bus and short bus adopt CMC bus architecture. The whole CMC bus architecture is implemented by Verilog hardware description language, which combines the core of the multi-core processor. The Modelsim SE software is used to simulate and verify the read and write of the intercore and short bus in the multi-core processor, and the synthesis and layout wiring are carried out in the Quartus II programming environment, and the firmware is downloaded to the FPGA with the Altera model as Stratix II. Then the results of verification are compared with the requirements of the design, and the function of the architecture is judged whether it reaches the expected design goal, and the feasibility of the communication architecture between cores is proved. The research of multi-core processor with intercore communication architecture lays a solid foundation for related product development and design.
【學(xué)位授予單位】：沈陽理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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本文編號(hào)：2416742