發(fā)布時(shí)間：2018-12-13 07:08

【摘要】：為了使密碼多核處理器支持ECC密碼算法,提取ECC運(yùn)算操作特征,設(shè)計(jì)了一種面向密碼多核處理器的ECC加速陣列結(jié)構(gòu),可實(shí)現(xiàn)640bit以內(nèi)任意長度的雙域(素域和二元域)ECC密碼算法,有效支持高并行度的ECC加速算法和多ECC算法并行計(jì)算.在CMOS 0.18μm工藝庫下綜合并布局布線,電路最大時(shí)鐘頻率238 MHz,和其他文獻(xiàn)相比,此算法的運(yùn)算速度有所提高,算法支持范圍更廣.
[Abstract]:In order to support the ECC cryptographic algorithm and extract the operating characteristics of ECC operation, a ECC accelerated array structure for cryptographic multi-core processor is designed. The two-domain (prime domain and binary domain) ECC cipher algorithm with arbitrary length within 640bit can be implemented, and can effectively support the parallel computation of high parallelism ECC acceleration algorithm and multi-ECC algorithm. In the CMOS 0.18 渭 m process library, the maximum clock frequency of the circuit is 238 MHz, the speed of the algorithm is improved and the range of its support is wider.
【作者單位】： 解放軍信息工程大學(xué);復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室;
【基金】：國家自然科學(xué)基金(61404175)
【分類號】：TP332

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級參考文獻(xiàn)】

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