【摘要】：針對傳統(tǒng)處理器網(wǎng)絡(luò)子系統(tǒng)在高速網(wǎng)絡(luò)環(huán)境下的性能瓶頸,特別是BD管理效率低、數(shù)據(jù)傳輸延遲大等問題,提出一種改進的網(wǎng)絡(luò)子系統(tǒng)架構(gòu)。該架構(gòu)將BD管理功能從NIC上移至處理器,并擴展了BD信息,同時增加了cache的查找和讀后無效操作。通過Simics模擬器對系統(tǒng)架構(gòu)進行了仿真及評估。實驗結(jié)果表明,較傳統(tǒng)的架構(gòu)和采用DCA技術(shù)的架構(gòu)相比,改進后架構(gòu)在取得了更高帶寬利用率的同時,降低了CPU利用率,更好地保持了性能和資源的平衡。
[Abstract]:Aiming at the performance bottleneck of traditional processor network subsystem in high speed network environment, especially the problems of low efficiency of BD management and large delay of data transmission, an improved network subsystem architecture is proposed. The architecture moves the BD management function from NIC to processor, extends BD information, and adds cache lookup and post-reading invalid operations. The system architecture is simulated and evaluated by Simics simulator. The experimental results show that compared with the traditional architecture and the architecture using DCA technology, the improved architecture not only achieves higher bandwidth utilization, but also reduces the CPU utilization, and maintains a better balance between performance and resources.
【作者單位】： 西安微電子技術(shù)研究所;
【分類號】：TP332

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本文編號：2344905