【摘要】：眾所周知,在PCB版圖設計中,MCU與DDR2間的走線排布是件非常困難的事情。而在實際應用中,含有雙DDR2的設計尤為常見。本論文既以Altera公司的Stratix IV FPGA與Micron公司的MT47H18M8DDR2接口數(shù)據(jù)通信為研究對象,通過分析DDR2接口的數(shù)字電平形態(tài)與時序,制訂一個PCB排布方案,使得CPU與DDR2之間的通信更為可靠。 論文分別深入分析了所有類型DDR2接口的信號,包括時鐘信號、地址/命令信號、寫數(shù)據(jù)選通信號以及寫數(shù)據(jù)信號。通過PCB傳輸線的阻抗控制、傳輸線T型分枝結構的優(yōu)化、驅動電流的選取以及最重要的端接或片上終結電阻,來實現(xiàn)數(shù)字波形的修飾與幅度調整,從而獲得最優(yōu)的電平判決。另一方面,在時鐘系統(tǒng)中由于雙DDR2接口的地址/命令捕獲與時鐘信號構成源同步時鐘系統(tǒng),寫數(shù)據(jù)捕獲與寫數(shù)據(jù)選通信號也構成源同步時鐘系統(tǒng)。但二者的區(qū)別在于,寫數(shù)據(jù)捕獲是在選通信號的上下沿觸發(fā),而地址/命令捕獲只在時鐘信號的上跳沿觸發(fā)。在各自的源同步時鐘系統(tǒng)中,同時使建立時間裕量與保持時間裕量最大,即建立時間裕量等于保持時間裕量。本論文通過找出系統(tǒng)的建立/保持時間裕量與時鐘線、選通線、數(shù)據(jù)線以及地址/命令線信號傳輸時延的關系,進一步結合阻抗控制下的單位長度PCB傳輸線的時延,得到建立/保持時間裕量與PCB傳輸線長度的關系。通過調整傳輸線的長度,來實現(xiàn)建立時間與保持時間裕量的最大。 論文中對時序的仿真,使用了眼圖測量與眼圖模板標示。首先分別設定數(shù)據(jù)線、數(shù)據(jù)選通線、地址/命令線以及時鐘線的長度。通過建立電路模型并輸出眼圖,制作眼圖模板。在眼圖模板上顯示出建立時間、保持時間、建立時間裕量、保持時間裕量以及時鐘抖動。這樣可以直觀的顯示出需要調整的時間裕量,以方便通過走線長度的調整實現(xiàn)時間裕量的調整。
[Abstract]:As we all know, the routing between MCU and DDR2 is very difficult in PCB layout design. In practical application, the design with double DDR2 is particularly common. In this paper, the data communication between Stratix IV FPGA of Altera Company and MT47H18M8DDR2 of Micron Company is taken as the research object. By analyzing the digital level configuration and timing of DDR2 interface, an arrangement scheme of PCB is developed, which makes the communication between CPU and DDR2 more reliable. This paper analyzes the signals of all kinds of DDR2 interface, including clock signal, address / command signal, write data strobe signal and write data signal. Through the impedance control of the PCB transmission line, the optimization of the T-type branch structure of the transmission line, the selection of the driving current and the most important terminal or on-chip end resistor, the modification and amplitude adjustment of the digital waveform are realized, and the optimal level decision is obtained. On the other hand, in the clock system, because the address / command acquisition and clock signal of dual DDR2 interface constitute the source synchronous clock system, the write data capture and write data strobe signal also constitute the source synchronous clock system. However, the difference between them is that the write data capture is triggered at the upper and lower edge of the strobe signal, while the address / command capture only triggers the hopping edge of the clock signal. In their respective source synchronous clock systems, the establishment time margin and the hold time margin are maximized at the same time, that is, the establishment time margin is equal to the hold time margin. In this paper, we find out the relationship between the establishment / retention time margin of the system and the transmission delay of clock line, strobe line, data line and address / command line, and further combine the delay of unit length PCB transmission line under impedance control. The relationship between the establishment / retention time margin and the length of PCB transmission line is obtained. By adjusting the length of transmission line, the maximum amount of time margin is realized. In this paper, the timing of the simulation, the use of eye chart measurement and eye chart template marking. First, set the length of the data line, the data strobe line, the address / command line and the clock line respectively. By establishing the circuit model and outputting the eye diagram, the eye diagram template is made. The setup time, hold time, build time margin, hold time margin and clock jitter are displayed on the eye chart template. In this way, the time margin needed to be adjusted can be displayed intuitively, so that the adjustment of time margin can be realized easily through the adjustment of line length.
【學位授予單位】：華中師范大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP334.7;TN791

【共引文獻】

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本文編號：2294542