【摘要】：隨著半導(dǎo)體技術(shù)的發(fā)展,如今計算機(jī)系統(tǒng)中的處理器與存儲器的性能大幅度改善,工作頻率也飛速上升。但是由于處理器與存儲器的設(shè)計廠商不同,導(dǎo)致兩者發(fā)展的不同步,處理器的性能遠(yuǎn)遠(yuǎn)超過存儲器的,"存儲墻"問題變得很嚴(yán)重,存儲器的訪存效率、帶寬、工作頻率很難滿足現(xiàn)代處理器的需求,處理器的能力難以完全發(fā)揮出來,計算機(jī)系統(tǒng)的整體性能也因此受到限制。存儲器控制器作為處理器與存儲器之間數(shù)據(jù)傳輸?shù)臉蛄?因此研究一款高效的存儲器控制器至關(guān)重要。本文首先對DDR3 SDRAM標(biāo)準(zhǔn)深入研究,分析了 DDR3操作的各種時序參數(shù),講解了頁命中、頁快速命中、頁未命中等概念,指出了影響DDR3讀寫效率的因素,即尋址沖突。然后提出了通過對讀寫命令執(zhí)行順序調(diào)整以及不同Bank命令交叉執(zhí)行的方式,提高讀寫效率。PHY將控制器和存儲器連接起來,通過DQS硬核對輸出的DQS信號延遲調(diào)整,完成寫平衡操作,使用DQS硬核檢測DQS信號,并將采樣到的DQS信號相移90度作為DQ信號的采樣時鐘,完成讀校準(zhǔn)。本文對各模塊使用Verilog HDL語言進(jìn)行設(shè)計和仿真。
[Abstract]:With the development of semiconductor technology, the performance of processor and memory in computer system has been greatly improved. However, due to the difference between the processor and the memory design manufacturer, the development of the processor is out of sync. The performance of the processor is far greater than that of the memory. The problem of "memory wall" becomes very serious, and the memory access efficiency and bandwidth become very serious. The working frequency is difficult to meet the needs of modern processors, and the ability of processors is difficult to be fully developed, so the overall performance of computer systems is limited. Memory controller is a bridge between processor and memory, so it is very important to study an efficient memory controller. In this paper, the DDR3 SDRAM standard is deeply studied, and various timing parameters of DDR3 operation are analyzed. The concepts of page hit, page fast hit and page miss are explained, and the factors that affect the efficiency of DDR3 reading and writing, namely addressing conflict, are pointed out. Then, by adjusting the execution order of read and write commands and cross-executing different Bank commands, we improve the efficiency of reading and writing. PHY connects the controller and memory, and adjusts the delay of output DQS signals by DQS hard check. The write balance operation is completed, the DQS signal is detected by the DQS hard core, and the sampled DQS signal is shifted 90 degrees to be the sampling clock of the DQ signal, which is read and calibrated. In this paper, each module is designed and simulated by Verilog HDL language.
【學(xué)位授予單位】：山東大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TP333

【參考文獻(xiàn)】

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本文編號：2263010