【摘要】：目前雙口RAM兩個端口的數(shù)據(jù)總線寬度相等,而實際應(yīng)用中,存在著雙口RAM兩個端口連接的系統(tǒng)的數(shù)據(jù)總線寬度不相等的問題,為此提出兩個端口數(shù)據(jù)總線寬度不同的雙口RAM的FPGA設(shè)計方法,雙口RAM內(nèi)部存儲器的個數(shù)根據(jù)2個數(shù)據(jù)總線寬度比進行設(shè)計,在數(shù)據(jù)總線寬度小的端口設(shè)計邏輯控制電路,滿足該端口分時進行的讀寫操作;根據(jù)這種雙口RAM的讀寫操作特點,兩個端口同時對某一存儲單元進行讀寫操作時,設(shè)計存儲單元數(shù)據(jù)總線寬度小的端口具有讀寫優(yōu)先權(quán)的仲裁機制。對應(yīng)用Verilog HDL設(shè)計的這種雙口RAM進行了綜合仿真測試,結(jié)果表明該雙口RAM讀寫操作正確,具有可行性和實用性。
[Abstract]:At present, the data bus width of the dual port RAM port is equal, but in practical application, the data bus width of the system connected with the dual port RAM port is not equal. In this paper, a FPGA design method for dual-port RAM with different widths of two ports data bus is proposed. The number of dual-port RAM internal memory is designed according to the ratio of two data bus widths, and the logic control circuit is designed on the ports with small data bus width. According to the read and write operation characteristics of the dual-port RAM, when two ports read and write to a memory cell at the same time, The design of memory cell data bus width of small ports with read and write priority arbitration mechanism. A comprehensive simulation test of the dual-port RAM designed by Verilog HDL is carried out. The results show that the dual-port RAM is correct, feasible and practical.
【作者單位】： 廣西科技大學電氣與信息工程學院;
【基金】：廣西科學基金(桂科自2011GXNSFA018153)、(桂科自0991067) 廣西教育廳科研項目(2013LX092)資助
【分類號】：TP333;TN791

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本文編號：2223852