【摘要】：針對動(dòng)態(tài)翻譯時(shí)指令和數(shù)據(jù)高速緩存訪問負(fù)荷大幅增加且增幅不均衡導(dǎo)致翻譯器性能下降的問題,提出基于指令高速緩存與數(shù)據(jù)高速緩存訪問負(fù)荷動(dòng)態(tài)均衡的軟硬件協(xié)同翻譯方法.該方法為處理器設(shè)計(jì)高速緩存負(fù)荷平衡狀態(tài),該狀態(tài)將數(shù)據(jù)高速緩存分為普通區(qū)和負(fù)荷平衡區(qū)(load balancing area,LBA),普通區(qū)緩存正常的程序數(shù)據(jù),負(fù)荷平衡區(qū)通過負(fù)荷轉(zhuǎn)化通道(load transforming channel,LTC)吸收動(dòng)態(tài)翻譯器調(diào)度器地址空間轉(zhuǎn)換操作在指令高速緩存上產(chǎn)生的部分負(fù)荷,以提高數(shù)據(jù)高速緩存利用率.EEMBC(embedded microprocessor benchmark consortium)測試基準(zhǔn)實(shí)驗(yàn)結(jié)果表明,在同等處理器資源的情況下,該方法將指令高速緩存訪問次數(shù)平均減少35%,數(shù)據(jù)高速緩存訪問次數(shù)平均減少58%,動(dòng)態(tài)翻譯器綜合性能提高171%.
[Abstract]:Aiming at the problem that instruction and data cache access load increases greatly and the increase is uneven in dynamic translation, the translator performance is degraded. A software / hardware co-translation method based on dynamic equalization of instruction cache and data cache access load is proposed. In this method, the buffer load balance state is designed for the processor, which divides the data cache into normal area and load balance area (load balancing area,LBA), and the normal program data is cached in the ordinary area. The load balance area absorbs part of the load generated by the dynamic translator scheduler address space translation operation on the instruction cache through the load conversion channel (load transforming channel,LTC), in order to improve the data cache utilization rate. EEMBC (embedded microprocessor benchmark consortium) benchmark test results show that, In the case of the same processor resources, the method reduces the average number of instruction cache access by 35, data cache access times by 58, and dynamic translator performance increases by 171.
【作者單位】： 浙江大學(xué)超大規(guī)模集成電路設(shè)計(jì)研究所;專用集成電路與系統(tǒng)國家重點(diǎn)實(shí)驗(yàn)室(復(fù)旦大學(xué));
【基金】：中央高�；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)基金項(xiàng)目(2012QNA5004)
【分類號】：TP332;TP314

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級參考文獻(xiàn)】

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【相似文獻(xiàn)】

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本文編號：2220384