【摘要】：為提高ECC處理器中模乘的運算速度,并支持長度可重構(gòu)的雙域(素域和二元域)模乘計算,分析了CIOS模乘算法的并行性,提出了適用于硬件并行加速的雙參數(shù)CIOS算法,設(shè)計了6級流水線以及多字?jǐn)?shù)據(jù)并行運算的模乘硬件電路,可實現(xiàn)1 152位以內(nèi)任意長度的雙域模乘運算。在CMOS 0.18μm工藝庫下綜合并布局布線,電路最大時鐘頻率為238MHz。與其他文獻(xiàn)的運算時間相比,160~1 024位模乘運算時間減少了17%~40%。
[Abstract]:In order to improve the operation speed of modular multiplication in ECC processor and support the computation of modular multiplication in two fields (prime domain and binary domain) with reconfigurable length, the parallelism of CIOS modular multiplication algorithm is analyzed, and a two-parameter CIOS algorithm suitable for hardware parallel acceleration is proposed. The hardware circuit of modular multiplication for 6 stage pipeline and multi word data parallel operation is designed, which can realize double domain modular multiplication with arbitrary length within 1 152 bits. The circuit is synthesized and wired in CMOS 0.18 渭 m process library. The maximum clock frequency of the circuit is 238 MHz. Compared with other literatures, the operation time of 1600 / 1024 bit modular multiplication is 17 / 40 less than that of other literatures.
【作者單位】： 解放軍信息工程大學(xué);復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點實驗室;
【基金】：國家自然科學(xué)基金資助項目(61404175)
【分類號】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前5條

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【共引文獻(xiàn)】

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相關(guān)碩士學(xué)位論文 前7條

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【二級參考文獻(xiàn)】

相關(guān)期刊論文 前6條

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【相似文獻(xiàn)】

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1 陳勤;周律;張e，

本文編號：2208672