【摘要】：提出了一種CPU的功耗優(yōu)化方法,即通過自適應(yīng)時鐘門控來解決CPU中由于流水線阻塞、浮點處理器(FPU)和多媒體協(xié)處理器空閑所導(dǎo)致的動態(tài)功耗浪費.首先,設(shè)計了模塊級自適應(yīng)時鐘門控單元,并通過芯片內(nèi)部硬件電路來自動監(jiān)測上述模塊是否空閑,模塊空閑時時鐘關(guān)閉,從而消除了不需要的時鐘翻轉(zhuǎn)帶來的模塊內(nèi)部動態(tài)功耗消耗.然后,將自適應(yīng)時鐘門控單元應(yīng)用于國產(chǎn)處理器Unicore-2中,對其流水線阻塞、FPU和多媒體協(xié)處理器空閑的產(chǎn)生進(jìn)行功耗優(yōu)化.最后,基于TSMC 65 nm工藝下已流片芯片的網(wǎng)表和寄生參數(shù)文件,通過反標(biāo)芯片的波形獲得電路翻轉(zhuǎn)率,并用Prime Time PX工具進(jìn)行了功耗仿真.仿真結(jié)果表明,利用本方法運行Dhrystone,Whestone和Stream三個典型測試程序時可獲得18%~28%的功耗收益,其面積代價可以忽略,并對CPU性能沒有影響.
[Abstract]:In this paper, a power optimization method for CPU is proposed, which solves the dynamic power waste caused by pipeline blocking, floating point processor (FPU) and multimedia coprocessor idle in CPU by adaptive clock gating. First of all, the module level adaptive clock gating unit is designed, and the internal hardware circuit of the chip is used to automatically monitor whether the module is idle or not, and the clock is closed when the module is idle. Thus eliminating the unnecessary clock flip caused by the dynamic power consumption within the module. Then the adaptive clock gating unit is applied to the domestic processor Unicore-2 to optimize the power consumption of the pipeline blocking FPU and the multimedia coprocessor idle generation. Finally, based on the grid table and parasitic parameter file of the chip in TSMC 65nm process, the circuit turnover rate is obtained by the waveform of the inverse chip, and the power consumption is simulated with Prime Time PX tool. The simulation results show that 18% power gain can be obtained by using this method to run three typical test programs, Dhrystone Whestone and Stream, and the area cost is negligible and has no effect on CPU performance.
【作者單位】： 東南大學(xué)國家專用集成電路系統(tǒng)工程研究中心;
【基金】：江蘇省“青藍(lán)工程”資助項目
【分類號】：TP332

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本文編號：2196525