【摘要】：隨著多媒體移動(dòng)通信的應(yīng)用需求越來(lái)越大，對(duì)嵌入式處理器操作系統(tǒng)支持、協(xié)議控制和數(shù)據(jù)運(yùn)算能力的要求越來(lái)越高。因此，融合MCU與DSP特性的嵌入式DSP成為一個(gè)重要研究方向，其數(shù)據(jù)緩存的設(shè)計(jì)也具有重要意義。本文根據(jù)融合架構(gòu)的ZW100DSP設(shè)計(jì)了基于可配置的Cache與便箋存儲(chǔ)器(SPR)的數(shù)據(jù)緩存架構(gòu)。 本文首先對(duì)緩存基本原理進(jìn)行了分析，以性能功耗比為指標(biāo)評(píng)價(jià)各種優(yōu)化Cache的策略，確定數(shù)據(jù)緩存的基本參數(shù)。該數(shù)據(jù)緩存模塊以兩路組相聯(lián)、最近最少使用替換算法(LRU)為基礎(chǔ)結(jié)構(gòu)，并使用虛擬地址進(jìn)行索引，物理地址判斷是否命中以及同時(shí)對(duì)Cache存儲(chǔ)體和Tag存儲(chǔ)體進(jìn)行訪問(wèn)的方法來(lái)加快訪問(wèn)速度；為了更好的維護(hù)存儲(chǔ)一致性，加入了Cache管理指令，，來(lái)滿足開(kāi)發(fā)人員對(duì)Cache進(jìn)行控制的需求；針對(duì)ZW100數(shù)據(jù)緩存可配置的特性設(shè)計(jì)了特殊寄存器模塊來(lái)實(shí)現(xiàn)對(duì)不同大小緩存的支持；為了減少缺失代價(jià)，數(shù)據(jù)緩存控制模塊中加入了LineBuffer，可及時(shí)向DSP返回所訪問(wèn)的關(guān)鍵雙字，并且為了加快沒(méi)有主Cache存在時(shí)的訪存效率，為該Line Buffer加入了Nano-Cache模式；為了加快上下文切換速度，設(shè)計(jì)了128位的上下文切換接口，擴(kuò)展了上下文切換區(qū)域(CSA)位于SPR時(shí)上下文切換的帶寬，并且加入了上下文操作模塊來(lái)處理CSA不位于SPR時(shí)的情況；另外，設(shè)計(jì)了高速片上總線接口，使該模塊方便的與其他模塊進(jìn)行互聯(lián)；并在數(shù)據(jù)通路中進(jìn)行了優(yōu)化，滿足DSP和其他總線Master對(duì)SPR的訪問(wèn)需求而不發(fā)生沖突；最后使用基于事務(wù)的定向驗(yàn)證方法對(duì)該模塊進(jìn)行了驗(yàn)證，提高了驗(yàn)證效率，驗(yàn)證結(jié)果表明該數(shù)據(jù)緩存模塊完全實(shí)現(xiàn)了設(shè)計(jì)規(guī)范中所要求的功能。
[Abstract]:With the increasing application demand of multimedia mobile communication, the requirement of embedded processor operating system support, protocol control and data operation ability is becoming higher and higher. Therefore, embedded DSP with MCU and DSP features has become an important research direction, and the design of data cache is also of great significance. In this paper, a data cache architecture based on configurable Cache and note memory (SPR) is designed according to the fusion architecture of ZW100DSP. In this paper, the basic principle of cache is analyzed, and the performance / power ratio is used as the index to evaluate the strategies of optimizing Cache and determine the basic parameters of data cache. The data cache module is associated with two groups, and the most recent use of the replacement algorithm (LRU) as the infrastructure, and use virtual addresses for indexing, The physical address determines whether the hit is hit or not, as well as the method of accessing both the Cache and Tag repositories to speed up the access speed. In order to maintain storage consistency better, Cache management instructions are added. To meet the needs of developers to control the Cache; to design special register modules to support different sizes of cache for the configurable features of ZW100 data cache; to reduce the cost of missing, The LineBuffer is added to the data cache control module, which can return the key word to the DSP in time, and in order to speed up the memory access efficiency in the absence of the main Cache, the Nano-Cache mode is added to the Line Buffer, and the speed of context switching is accelerated. A 128-bit context switching interface is designed, which extends the bandwidth of context switching when the context switching region (CSA) is located in the SPR, and adds a context operation module to handle the case where the CSA is not located in the SPR. A high-speed on-chip bus interface is designed to make the module easily interconnect with other modules, and the data path is optimized to meet the SPR access requirements of DSP and other bus Master without conflict. Finally, the transaction-based directional verification method is used to verify the module, which improves the efficiency of the verification. The verification results show that the data cache module fully implements the functions required in the design specification.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP333

【參考文獻(xiàn)】

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本文編號(hào)：2184947