發(fā)布時(shí)間：2018-07-05 06:07

  本文選題：多核 + 硅通孔��； 參考：《國防科學(xué)技術(shù)大學(xué)》2012年碩士論文

【摘要】：隨著半導(dǎo)體工藝尺寸步入深亞微米和納米級別，尺寸的縮減逐漸接近物理極限。通過提升主頻來提高處理器性能的發(fā)展方向已經(jīng)停滯，微處理器體系結(jié)構(gòu)研究和實(shí)現(xiàn)轉(zhuǎn)移到采用多核與眾核結(jié)構(gòu)提高性能的道路上。但多核與眾核結(jié)構(gòu)并未解決功耗墻、存儲墻、片上互連延遲增加等問題，并使之進(jìn)一步惡化，阻礙了微處理器性能的進(jìn)一步提高。 三維處理器通過采用三維集成電路技術(shù)使硅片與硅片上下直接堆疊，從而以較低成本獲得更多硅片資源，進(jìn)而可以集成更多緩存來解決存儲墻問題。連接不同堆疊層次硅片的硅通孔具有低延遲、高通信帶寬等特性，可以用來解決納米工藝全局連線的問題。 傳統(tǒng)多處理器和多計(jì)算機(jī)上的負(fù)載不均衡問題在三維多核處理器中也存在。由于三維處理器資源眾多，，部分核由于負(fù)載重導(dǎo)致部分資源成為性能瓶頸，而同一時(shí)刻其他核計(jì)算資源處于閑置狀態(tài)的場景更加常見。 針對傳統(tǒng)二維多處理器中核間共享資源面臨的共享資源粒度粗、互連延遲長、可擴(kuò)展性差等問題，本文提出了一種新的資源交叉的三維處理器結(jié)構(gòu)3DDRS，該結(jié)構(gòu)考慮了功耗與散熱平衡，同時(shí)支持計(jì)算資源動(dòng)態(tài)共享。針對未來三維處理器更多層次堆疊和多種數(shù)量核心共享資源的需求，提出了3DDRS結(jié)構(gòu)針對多核三維處理器的擴(kuò)展原則，同時(shí)提出了計(jì)算資源共享的關(guān)鍵技術(shù)。 由于多任務(wù)執(zhí)行模式的一致性，本文在同時(shí)多線程模擬器SMTSIM的基礎(chǔ)上擴(kuò)展3DDRS的性能模擬工具3DDRS-SIM。在3DDRS-SIM中重點(diǎn)實(shí)現(xiàn)了3DDRS結(jié)構(gòu)中動(dòng)態(tài)共享計(jì)算資源的原理，并支持對多堆疊層次的資源共享的性能模擬。使用3DDRS-SIM對3DDRS結(jié)構(gòu)面臨計(jì)算密集型單任務(wù)和多任務(wù)應(yīng)用的性能進(jìn)行了評估。實(shí)驗(yàn)結(jié)果表明，基于多種計(jì)算資源共享的3DDRS結(jié)構(gòu)，使三維處理器的單線程最高性能平均提升23%，整體性能平均提升12%。 三維處理器結(jié)構(gòu)3DDRS中多個(gè)堆疊層次計(jì)算資源的共享技術(shù)，能夠動(dòng)態(tài)適應(yīng)負(fù)載的資源需求，提升簡單眾核設(shè)計(jì)下單線程應(yīng)用計(jì)算的性能和處理器的整體性能，是未來三維處理器設(shè)計(jì)的良好備選。
[Abstract]:As semiconductor process size steps into deep sub-micron and nano-scale, the size reduction is gradually approaching the physical limit. The development direction of improving processor performance by raising the main frequency has been stalled. The research and implementation of microprocessor architecture has been shifted to the path of improving performance by adopting multi-core and multi-core architecture. However, the multi-core and multi-core architecture has not solved the problems of power wall, storage wall, on-chip interconnect delay and so on, which further worsen and hinder the further improvement of microprocessor performance. By using 3D integrated circuit technology to stack up and down the silicon chip directly, the 3D processor can acquire more silicon chip resources at lower cost, and then integrate more buffers to solve the storage wall problem. The silicon through holes connected to different stacked layers of silicon have the characteristics of low delay and high communication bandwidth, which can be used to solve the problem of global connection in nanotechnology. Traditional multi-processor and multi-computer load imbalance problems also exist in three-dimensional multi-core processors. Due to the large number of 3D processor resources, part of the core due to heavy load leads to part of the performance bottleneck, while other computing resources at the same time is more common in the idle state scenario. Aiming at the problems of coarse-grained shared resources, long interconnect delay, poor scalability and so on, the traditional two-dimensional multi-processor system is faced with shared resources among cores. In this paper, a new 3D processor architecture, 3DDRSs, is proposed, which takes into account the balance between power consumption and heat dissipation, and supports dynamic sharing of computing resources. In order to meet the need of multilevel stacking and multiple core sharing resources in future 3D processors, the expansion principle of 3DDRS architecture for multi-core 3D processors is proposed, and the key technology of computing resource sharing is also presented. Because of the consistency of multitask execution mode, this paper extends the 3DDRS performance simulation tool 3DDRS-SIMs based on the simultaneous multithreading simulator SMTSIM. The principle of dynamically sharing computing resources in 3DDRS architecture is implemented in 3DDRS-SIM, and the performance simulation of multi-stack level resource sharing is supported. The performance of 3D DDRS architecture facing computationally intensive single-task and multi-task applications is evaluated using 3DDRS-SIM. The experimental results show that based on the 3DDRS architecture of multi-computing resource sharing, the single thread maximum performance of 3D processor is increased by 23 per thread on average, and the overall performance is increased by an average of 12. The sharing technology of multi-layer computing resources in 3D processor architecture 3DDRS can dynamically adapt to the resource requirements of the load and improve the performance of the simple multi-core design send order thread application computing performance and the overall performance of the processor. It is a good candidate for future 3D processor design.
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP332

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本文編號：2099232