大點數(shù)FFT變換對處理器的運算能力和訪存帶寬要求非常高,通常是圖像處理、雷達(dá)信號處理、衛(wèi)星通信、生物醫(yī)學(xué)等高吞吐、高實時性應(yīng)用的瓶頸。FFT運算的計算復(fù)雜度高,數(shù)據(jù)通信量大,因此研究高速、低資源消耗、且便于硬件現(xiàn)實的FFT加速器實現(xiàn)技術(shù)的工作變得極有實際價值。本文為了適應(yīng)復(fù)雜數(shù)字信號處理對不同維度、不同點數(shù)的FFT計算任務(wù),在研究一維、二維、三維FFT算法的原理和影響FFT硬件加速器性能的各種因素的基礎(chǔ)上,設(shè)計了一種變維度FFT硬件加速器。以Xilinx Virtex6 FPGA為驗證平臺對本文設(shè)計的FFT加速器進(jìn)行了驗證,結(jié)果表明所設(shè)計的FFT加速器功能正確且性能達(dá)到系統(tǒng)設(shè)計要求。本文的主要研究工作如下:1、研究分析了 FFT的多種算法原理及多種硬件實現(xiàn)結(jié)構(gòu),通過比較各個算法對應(yīng)的運算量及硬件實現(xiàn)的復(fù)雜度,選擇了針對不同任務(wù)下不同點數(shù)、不同維度下適合實現(xiàn)的基-2FFT面劃分并行算法及多路并行處理架構(gòu)。2、本方案采用體-面-線的數(shù)據(jù)組織形式,從面和線2個層次展開計算,以面為基本存儲單位,以線為基本計算單位,提高了 FFT運算的并行度,減少了處理器間的數(shù)據(jù)交互。3、通過乒乓預(yù)讀取的設(shè)計和無沖突的地址調(diào)整模塊,提高了整機的運算訪存比。4、本文設(shè)計的FFT加速器內(nèi)含4個并行計算單元,支持IEEE-754標(biāo)準(zhǔn)下的32位單精度浮點數(shù)32點到64K點一維FFT運算,32點到256點的二維和三維FFT運算,且具有較強的可擴展性,可根據(jù)需要實現(xiàn)m×n×p序列的FFT運算。5、本文的設(shè)計已在Xilinx Virtex6 FPGA芯片上進(jìn)行原型驗證,最高工作頻率184.88MHz,在功能性正確的基礎(chǔ)上同時達(dá)到了系統(tǒng)設(shè)計提出的性能要求。
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TP332

【參考文獻(xiàn)】

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本文編號：2074064