本文選題：Booth編碼 + wallace壓縮�。� 參考：《微電子學(xué)與計(jì)算機(jī)》2014年01期

【摘要】：大數(shù)乘法器是密碼算法芯片的引擎,它直接決定著密碼芯片的性能.由此提出了一種改進(jìn)的基4-Booth編碼方法來(lái)縮短Booth編碼的延時(shí),并提出了一種三級(jí)流水線大數(shù)乘法器結(jié)構(gòu)來(lái)完成256位大數(shù)乘法器的設(shè)計(jì).基于SMIC0.18μm工藝,對(duì)乘法器設(shè)計(jì)進(jìn)行了綜合,乘法器的關(guān)鍵路徑延時(shí)3.77ns,它優(yōu)于同類乘法器.
[Abstract]:Large-number multiplier is the engine of cipher algorithm chip, which directly determines the performance of cipher chip. An improved basis 4-Booth coding method is proposed to shorten the delay of Booth coding, and a three-level pipelined multiplier structure is proposed to complete the design of 256-bit large multiplier. Based on SMIC 0.18 渭 m process, the multiplier design is synthesized. The key path delay of multiplier is 3.77ns, which is superior to the similar multiplier.
【作者單位】： 清華大學(xué)微電子學(xué)研究所;
【基金】：國(guó)家“八六三”計(jì)劃(2012AA012402) 國(guó)家自然科學(xué)基金(61073173) 清華大學(xué)自主研發(fā)計(jì)劃(2011Z05116)
【分類號(hào)】：TP332.22

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 周德金;孫鋒;于宗光;;一種32位高速浮點(diǎn)乘法器設(shè)計(jì)[J];電子與封裝;2008年09期

2 王田,陳健,付宇卓;一種32位全定制高速乘法器設(shè)計(jì)[J];小型微型計(jì)算機(jī)系統(tǒng);2005年02期

3 朱承志;;基于加法器的乘法器設(shè)計(jì)[J];科技風(fēng);2009年20期

4 趙忠武,陳禾,韓月秋;一種高性能32位浮點(diǎn)乘法器的ASIC設(shè)計(jì)[J];系統(tǒng)工程與電子技術(shù);2004年04期

5 胡皓;趙文亮;羅熙;;32位快速乘法器設(shè)計(jì)[J];電子測(cè)量技術(shù);2006年05期

6 尤菲菲;;基于FPGA的流水線乘法器設(shè)計(jì)[J];科技信息;2009年10期

7 蔣俊華;王蓓;張婷;李宗惠;;基于FPGA的乘法器設(shè)計(jì)和實(shí)現(xiàn)[J];河南機(jī)電高等專科學(xué)校學(xué)報(bào);2010年02期

8 ;運(yùn)算器與邏輯部件[J];電子科技文摘;2000年11期

9 黃立波;岳虹;陸洪毅;戴葵;;一種高性能子字并行乘法器的設(shè)計(jì)與實(shí)現(xiàn)[J];計(jì)算機(jī)工程與應(yīng)用;2007年20期

10 葛亮,唐志敏;一種支持無(wú)符號(hào)數(shù)的流水線乘法器[J];微電子學(xué)與計(jì)算機(jī);2002年10期

相關(guān)會(huì)議論文 前1條

1 張科勛;李勇;郭海勇;;一種半定制與全定制相結(jié)合的SIMD乘法器設(shè)計(jì)[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

相關(guān)博士學(xué)位論文 前2條

1 陳建文;基于余數(shù)系統(tǒng)的FIR濾波器的研究[D];華南理工大學(xué);2010年

2 黃立波;片上集群體系結(jié)構(gòu)關(guān)鍵技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2010年

相關(guān)碩士學(xué)位論文 前10條

1 莫運(yùn)安;基于宏單元異步乘法器的研究與設(shè)計(jì)[D];華中科技大學(xué);2011年

2 商麗衛(wèi);基于有限狀態(tài)機(jī)的乘法器設(shè)計(jì)與實(shí)現(xiàn)[D];太原科技大學(xué);2012年

3 毛澤湘;伽羅華域GF（2~m）乘法器研究及實(shí)現(xiàn)[D];北京郵電大學(xué);2011年

4 趙忠民;64位高性能嵌入式CPU中乘法器單元的設(shè)計(jì)與實(shí)現(xiàn)[D];同濟(jì)大學(xué);2007年

5 曾憲愷;高性能并行乘法器半定制設(shè)計(jì)方法研究[D];浙江大學(xué);2012年

6 張榮花;素域上乘法器的FPGA設(shè)計(jì)與實(shí)現(xiàn)[D];西安電子科技大學(xué);2013年

7 王瀟楠;一種用于DSP的乘法器設(shè)計(jì)[D];沈陽(yáng)工業(yè)大學(xué);2012年

8 孫振瑋;基于優(yōu)化Booth算法實(shí)現(xiàn)的可配置18位乘法器硬核設(shè)計(jì)與驗(yàn)證[D];西安電子科技大學(xué);2011年

9 林鈺凱;高性能并行乘法器關(guān)鍵技術(shù)研究[D];西安電子科技大學(xué);2010年

10 李楠;快速乘法器的設(shè)計(jì)[D];哈爾濱工業(yè)大學(xué);2007年

，

本文編號(hào)：2053101