本文選題：Booth編碼 + wallace壓縮��； 參考：《微電子學(xué)與計算機》2014年01期

【摘要】：大數(shù)乘法器是密碼算法芯片的引擎,它直接決定著密碼芯片的性能.由此提出了一種改進的基4-Booth編碼方法來縮短Booth編碼的延時,并提出了一種三級流水線大數(shù)乘法器結(jié)構(gòu)來完成256位大數(shù)乘法器的設(shè)計.基于SMIC0.18μm工藝,對乘法器設(shè)計進行了綜合,乘法器的關(guān)鍵路徑延時3.77ns,它優(yōu)于同類乘法器.
[Abstract]:Large-number multiplier is the engine of cipher algorithm chip, which directly determines the performance of cipher chip. An improved basis 4-Booth coding method is proposed to shorten the delay of Booth coding, and a three-level pipelined multiplier structure is proposed to complete the design of 256-bit large multiplier. Based on SMIC 0.18 渭 m process, the multiplier design is synthesized. The key path delay of multiplier is 3.77ns, which is superior to the similar multiplier.
【作者單位】： 清華大學(xué)微電子學(xué)研究所;
【基金】：國家“八六三”計劃(2012AA012402) 國家自然科學(xué)基金(61073173) 清華大學(xué)自主研發(fā)計劃(2011Z05116)
【分類號】：TP332.22

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本文編號：2053101