本文選題：可重構(gòu) + 視頻陣列處理器��； 參考：《微電子學(xué)與計(jì)算機(jī)》2017年11期

【摘要】：提出了一種基于可重構(gòu)陣列處理器的視頻編解碼方案,重點(diǎn)描述面向算法切換與資源調(diào)整的全局控制器設(shè)計(jì)方法,通過(guò)層次化編程網(wǎng)絡(luò)將陣列處理器與主機(jī)接口相連,從而實(shí)現(xiàn)對(duì)視頻陣列處理器計(jì)算資源的控制與管理.實(shí)驗(yàn)結(jié)果表明,該全局控制器支持多種模式的指令加載以及計(jì)算數(shù)據(jù)的反饋,在現(xiàn)場(chǎng)可編程門(mén)陣列(Field Programmable Gate Array,FPGA)上最高工作頻率可達(dá)539.96MHz,相較于同類(lèi)型陣列結(jié)構(gòu),全局控制器的執(zhí)行周期降低了50%.
[Abstract]:A video coding and decoding scheme based on reconfigurable array processor is proposed. The design method of global controller for algorithm switching and resource adjustment is described emphatically. The array processor is connected with host interface through hierarchical programming network. In order to control and manage the computing resources of video array processor. The experimental results show that the global controller supports instruction loading in various modes and feedback of calculation data. The maximum operating frequency of the controller on Field Programmable Gate Arraygate FPGAis 539.96 MHz, compared with the same type of array structure. The execution period of the global controller is reduced by 50%.
【作者單位】： 西安郵電大學(xué)電子工程學(xué)院;
【基金】：國(guó)家自然科學(xué)基金項(xiàng)目(61272120,61634004,61602377) 陜西省自然科學(xué)基金資助項(xiàng)目(2015JM6326) 陜西省科技統(tǒng)籌創(chuàng)新工程項(xiàng)目(2016KTZDGY02-04-02)
【分類(lèi)號(hào)】：TP332

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本文編號(hào)：2039253