本文選題：射頻芯片測試 + 多通道數(shù)據(jù)存儲��； 參考：《東南大學》2015年碩士論文

【摘要】：隨著多模多頻射頻芯片(RFIC)的廣泛應用,多模多頻RFIC芯片的測試日益成為人們關注的焦點。然而,在進行多模多頻RFIC多路接收通道并行測試時離不開多通道、高速、連續(xù)的存儲控制模塊。因此,基于FPGA的RFIC自動測試設計一款雙通道SDRAM數(shù)據(jù)存儲控制模塊具有重要意義。本文主要目的是設計一個能夠自適應模數(shù)轉(zhuǎn)換器(ADC)采樣速率在26MHz-61.44MHz范圍內(nèi)變化的雙通道SDRAM數(shù)據(jù)存儲控制模塊,實現(xiàn)對RFIC芯片輸出的最高數(shù)據(jù)流速率為61.44MHz×28b的兩路連續(xù)并行基帶數(shù)據(jù)的正確存儲,以便后續(xù)的數(shù)據(jù)處理和分析。首先,本文采用了基于異步FIFO的緩存方案解決了存儲過程中面臨的兩個主要問題：SDRAM因刷新、換行等操作造成的非數(shù)據(jù)傳輸無法滿足連續(xù)數(shù)據(jù)流實時存儲的問題和數(shù)據(jù)流速率與存儲速率相異步的問題。其次,本文著重對異步FIFO緩存進行了兩個方面的優(yōu)化和改進：第一,為了解決兩路數(shù)據(jù)對SDRAM存儲器共享的問題,本論文設計了一個基于加權輪詢(WRR)調(diào)度算法的仲裁模塊以保證雙通道數(shù)據(jù)帶寬需求；第二,為節(jié)約資源,在保證數(shù)據(jù)有效帶寬利用率的前提下,降低了緩存中異步FIFO的深度。最后,本文搭建了一個由RFIC自動測試的FPGA開發(fā)板、AD采集板、Agilent 16902B邏輯分析儀、Agilent E3631A直流穩(wěn)壓源、Agilent 33500B波形發(fā)生器、E4438C矢量信號發(fā)生器和PC機構成的驗證平臺對研究成果進行FPGA驗證。結(jié)果表明該存儲控制方案在SDRAM芯片MT48LC32M16A2工作電壓為3.3V,工作頻率為133MHz,異步FIFO深度只有16個字的情況下,能實現(xiàn)采樣率為64.285713MHz,位寬為32位的兩路連續(xù)并行數(shù)據(jù)流的存儲,即數(shù)據(jù)傳輸有效帶寬利用率能達到96.67%。
[Abstract]:With the wide application of multi-mode multi-frequency RF chip, the test of multi-mode multi-frequency RFIC chip has become the focus of attention. However, parallel testing of multimode and multi-frequency RFIC reception channels can not be separated from multi-channel, high-speed, continuous memory control module. Therefore, it is of great significance to design a dual channel SDRAM data storage control module based on RFIC automatic test based on FPGA. The main purpose of this paper is to design a dual-channel SDRAM data storage control module which can change the sampling rate in the range of 26MHz-61.44MHz. To realize the correct storage of two consecutive parallel baseband data with the highest data flow rate of 61.44MHz 脳 28b output from the RFIC chip for subsequent data processing and analysis. First of all, this paper uses the cache scheme based on asynchronous FIFO to solve the two main problems in the stored procedure: SDRAM refresh. The non-data transmission caused by newline operation can not satisfy the problem of continuous data stream real-time storage and the problem of asynchronous data stream rate and storage rate. Secondly, this paper focuses on the optimization and improvement of asynchronous FIFO cache in two aspects: first, in order to solve the problem of SDRAM memory sharing between two channels of data, In this paper, we design an arbitration module based on weighted polling WRR scheduling algorithm to ensure two-channel data bandwidth requirements. Secondly, in order to save resources, we reduce the depth of asynchronous FIFO in cache on the premise of ensuring the effective bandwidth utilization of data. Finally, a verification platform composed of FPGA development board and AD acquisition board based on RFIC automatic test is set up to verify the research results by FPGA, which is made up of Agilent E3631A DC voltage stabilized source generator and E4438C vector signal generator. The results show that the memory control scheme can realize the storage of two continuous parallel data streams with a sampling rate of 64.285713MHz and a bit width of 32 bits when the operating voltage of MT48LC32M16A2 is 3.3 V, the working frequency is 133MHz, and the depth of asynchronous FIFO is only 16 words. That is, the effective bandwidth utilization rate of data transmission can reach 96.67.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP333

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本文編號：1988762