本文選題：專用指令集處理器 + MIPS　； 參考：《武漢紡織大學(xué)》2012年碩士論文

【摘要】：ASIP（專用指令集處理器），它是一種具有可定制特性的處理器，應(yīng)用在特定的領(lǐng)域，可為某些特定的應(yīng)用進(jìn)行專門的設(shè)計，能夠很好的解決一些在嵌入式系統(tǒng)設(shè)計中遇到的問題，隨著科技的進(jìn)步，它在嵌入式領(lǐng)世界用得更多了。 RISC技術(shù)在是世紀(jì)八十年代興起，是一類新的設(shè)計處理器的技術(shù)，其中CISC和RISC技術(shù)屬于目前主流的設(shè)計技術(shù)，因為RISC技術(shù)指令集簡單、譯碼容易，得到了更多的應(yīng)用，流水線的設(shè)計是其中一個很重要的部分。流水線結(jié)構(gòu)的使用將指令執(zhí)行的速率提升了很多，MIPS屬于RISC中的一個典型的版本，在MIPS結(jié)構(gòu)的CPU上流水線技術(shù)得到了很好的應(yīng)用。本文詳細(xì)的介紹了MIPS架構(gòu)，通過對MIPS處理器的研究，在Quartus軟件上進(jìn)行了寄存器堆、算數(shù)邏輯單元(ALU)、譯碼器等的設(shè)計，并且設(shè)計了MIPS處理器五級流水線，取指令（IF）、譯碼（ID）、執(zhí)行（EXE）、訪問寄存器（MEM）、寄存器寫回（WB）這五個流水線模塊，對設(shè)計好的處理器進(jìn)行了綜合和仿真，結(jié)果證明這個處理器設(shè)計是正確的。 Petri網(wǎng)模型的并發(fā)性等特點，使得它在流水線結(jié)構(gòu)建模上擁有很大優(yōu)越性。通過對Petri網(wǎng)模型的研究，得出Petri網(wǎng)模型能夠使用HDL（硬件描述語言）來描述，在現(xiàn)有的軟件平臺Quartus上對Petri網(wǎng)模型的進(jìn)行了編譯和綜合仿真，并在Quartus中生成了Petri網(wǎng)元素的元件庫。在基于前面設(shè)計的MIPS處理器五級流水線的基礎(chǔ)上進(jìn)行了建模，，證明用Petri網(wǎng)進(jìn)行ASIP流水線的描述是可行的。
[Abstract]:ASIP (Special instruction set processor) is a kind of processor with customizable characteristics, which can be used in specific fields and can be specially designed for certain applications, which can solve some problems encountered in the design of embedded system. With the progress of science and technology, it is more and more used in the embedded world. RISC technology rose in the 1980s, is a new kind of design processor technology, CISC and RISC technology is the mainstream design technology, Because the instruction set of RISC technology is simple and the decoding is easy, the pipeline design is a very important part. The use of pipelined architecture increases the speed of instruction execution many MIPS belong to a typical version of RISC. Pipelining technology has been well applied in MIPS CPU. This paper introduces the MIPS architecture in detail. Through the research of MIPS processor, the register file, arithmetic logic unit (ALU), decoder and so on are designed on Quartus software, and the five-stage pipeline of MIPS processor is designed. In this paper, five pipeline modules are taken, such as IFI / IFT, decoding / IDN, executing EXEN, visiting register / MEMN, and register writing back to WB), and the designed processor is synthesized and simulated. The result shows that the processor design is correct and the concurrency of Petri net model is correct, and so on, and the simulation results show that the design of the processor is correct, and the concurrency of the Petri net model is also proved to be correct. It has great superiority in pipeline structure modeling. Through the research of Petri net model, it is concluded that the Petri net model can be described by using HDL (hardware description language), and the Petri net model is compiled and synthesized on the existing software platform Quartus, and the element library of Petri net element is generated in Quartus. Based on the five-stage pipeline of MIPS processor designed earlier, it is proved that it is feasible to use Petri net to describe ASIP pipeline.
【學(xué)位授予單位】：武漢紡織大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP332

【參考文獻(xiàn)】

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本文編號：1988370