本文選題：DSP + 全定制��； 參考：《西安電子科技大學(xué)》2012年碩士論文

【摘要】：加法器是高性能微控制器、數(shù)字信號(hào)處理器非常重要的運(yùn)算部件。高性能的加法器除了用于數(shù)學(xué)運(yùn)算外，，還在加密、圖像、語音等信號(hào)處理領(lǐng)域起著著非常重要的作用。加法器性能的優(yōu)劣直接影響著整個(gè)系統(tǒng)的速度，對(duì)芯片的工作主頻有很大的影響。因此，設(shè)計(jì)并優(yōu)化加法器的結(jié)構(gòu)將提高整個(gè)系統(tǒng)的速度、降低面積和功耗等。 本文對(duì)加法器的理論進(jìn)行了較為深入的研究，在此基礎(chǔ)上實(shí)現(xiàn)了一個(gè)用于一款FPGA中DSP硬核的3輸入48位加法/減法器的專用模塊。結(jié)構(gòu)方面，對(duì)三組48位的輸入采用3:2壓縮并與輸入進(jìn)位和加減控制信號(hào)組合使邏輯運(yùn)算簡化成兩組48位數(shù)；48位加法器的設(shè)計(jì)通過比較分析采用了基于選擇進(jìn)位的混合樹型的結(jié)構(gòu)，該結(jié)構(gòu)通過計(jì)算階數(shù)為4的組進(jìn)位輸出來選擇輸出正確的結(jié)果。底層邏輯多采用CPL電路來實(shí)現(xiàn)具體電路。設(shè)計(jì)完成后，使用NC_Verilog，Nanosim分別對(duì)該專用模塊進(jìn)行了功能仿真和驗(yàn)證，驗(yàn)證結(jié)果表明該模塊能夠達(dá)到預(yù)期設(shè)計(jì)目標(biāo)。
[Abstract]:Adder is a high performance microcontroller, digital signal processor is a very important computing unit. The high performance adder plays a very important role in the fields of encryption, image, speech and other signal processing. The performance of the adder directly affects the speed of the whole system and the main frequency of the chip. Therefore, the design and optimization of the adder structure will improve the speed of the whole system, reduce the area and power consumption. In this paper, the theory of adder is deeply studied, and a special module of 3-input 48-bit adder / subtractor for DSP hard core in FPGA is implemented. Structurally, Three groups of 48-bit input are compressed by 3:2 and combined with input carry and add and subtraction control signal. The logic operation is simplified into two groups of 48-bit number 48-bit adder. Through comparison and analysis, a hybrid tree structure based on selective carry is adopted. The structure selects the correct output by calculating the group carry output of order 4. The bottom logic uses CPL circuit to realize the concrete circuit. After the design is finished, the functional simulation and verification of the special module are carried out using NCCCVerilogan Nanosim, respectively. The results show that the module can reach the expected design goal.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2012
【分類號(hào)】：TP332.21;TP368.12

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5 鄒W

本文編號(hào)：1983234