發(fā)布時間：2018-06-05 04:23

  本文選題：低功耗設計 + 動態(tài)功耗管理　； 參考：《中國艦船研究院》2013年碩士論文

【摘要】：隨著電子技術的發(fā)展，嵌入式數(shù)字系統(tǒng)的處理能力得到了飛速的提升。但是在性能大幅提升的同時，系統(tǒng)的功耗也在急劇上升。過高的功耗不僅增大了系統(tǒng)的設計難度，并且對系統(tǒng)的穩(wěn)定性以及可靠性產(chǎn)生了嚴重的影響。因此，功耗以及能耗問題越來越受到重視，高性能系統(tǒng)的功耗管理及低功耗設計技術也成為當前研究的熱點。 在實際運行中，系統(tǒng)在相當一部分的運行時間內(nèi)處于空轉或低負荷狀態(tài)，這些時間段內(nèi)系統(tǒng)所額外消耗的能量可以通過低功耗設計措施加以避免。低功耗設計的主要切入點即根據(jù)系統(tǒng)運行的實際負載，在保證按要求完成處理任務的前提下通過合理調(diào)低系統(tǒng)的相關性能以實現(xiàn)系統(tǒng)的低功耗運行。為了達到這一目標，需要在系統(tǒng)中實現(xiàn)可靠的低性能運行機制，對系統(tǒng)的各個部件進行有效監(jiān)控并采用合理的策略對系統(tǒng)功耗加以管理。 本文首先對高性能電子系統(tǒng)低功耗設計技術的現(xiàn)狀進行了介紹，對以CMOS為基本單元的集成電路的功耗特性進行分析；結合現(xiàn)有的低功耗設計技術，，確定了功耗優(yōu)化設計的主體思路：即在保證性能的前提下降低系統(tǒng)空閑時段功耗以及系統(tǒng)運行態(tài)功耗。 接下來，在以TMS320C6678為核心的數(shù)字信號處理系統(tǒng)上，根據(jù)提出的低功耗設計思路，在芯片應用層面通過頻率調(diào)節(jié)、功能分區(qū)以及工作模式控制的方式優(yōu)化芯片的功耗；在處理平臺上通過加入低速通信鏈路以及節(jié)點上下電管理模塊等機制實現(xiàn)對處理板的功耗控制；并在單節(jié)點處理板上設計并實現(xiàn)了一個基于超時策略的功耗管理軟件。 最后對功耗優(yōu)化方案進行了驗證與測試，以分別測量系統(tǒng)電壓、電流的方案設計并實現(xiàn)一個功耗測量模塊，利用該模塊對本文提出的功耗優(yōu)化機制進行逐一測試。測試的結果表明，通過合理應用本文提出的功耗優(yōu)化機制，系統(tǒng)的功耗得到了較為明顯的改善。
[Abstract]:With the development of electronic technology, the processing ability of embedded digital system has been improved rapidly. But at the same time, the power consumption of the system is also rising sharply. Excessive power consumption not only increases the design difficulty of the system, but also has a serious impact on the stability and reliability of the system. Therefore, more and more attention has been paid to the problem of power consumption and energy consumption. The power management and low power design technology of high performance systems have become the focus of current research. In actual operation, the system is in idle or low load state for a considerable part of the running time, and the extra energy consumed by the system can be avoided by low-power design measures in these time periods. According to the actual load of the system, the main breakthrough point of low power design is to realize the low power operation of the system by reasonably reducing the correlation of the system under the premise of completing the processing task according to the requirement. In order to achieve this goal, it is necessary to realize reliable low performance operation mechanism in the system, monitor each component of the system effectively and adopt reasonable strategy to manage the power consumption of the system. In this paper, the current situation of low power design technology for high performance electronic systems is introduced, and the power characteristics of integrated circuits based on CMOS are analyzed. The main idea of power optimization design is to reduce the system idle time power and the system running state power under the premise of ensuring the performance. Then, in the digital signal processing system with TMS320C6678 as the core, according to the low power design idea proposed, the chip power consumption is optimized by frequency regulation, function partition and working mode control at the chip application level. The power consumption control of the processing board is realized by adding the low-speed communication link and the upper and lower power management module of the node on the processing platform, and a power management software based on the time-out policy is designed and implemented on the single-node processing board. Finally, the power optimization scheme is verified and tested to measure the voltage and current of the system, and a power measurement module is designed and implemented. The power optimization mechanism proposed in this paper is tested one by this module. The test results show that the power consumption of the system is improved obviously by applying the power optimization mechanism proposed in this paper.
【學位授予單位】：中國艦船研究院
【學位級別】：碩士
【學位授予年份】：2013
【分類號】：TP368.1

【參考文獻】

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本文編號：1980499