本文選題：超長(zhǎng)指令字架構(gòu) + 分支預(yù)測(cè)��； 參考：《微電子學(xué)與計(jì)算機(jī)》2015年01期

【摘要】：為了降低超長(zhǎng)指令字(VLIW)架構(gòu)的平均跳轉(zhuǎn)開銷和平均訪存時(shí)延,并減少VLIW程序的代碼體積,提出了一種全新的將分支預(yù)測(cè)與值預(yù)測(cè)技術(shù)應(yīng)用于VLIW架構(gòu)的方法.首先分析現(xiàn)有超標(biāo)量(Superscalar)架構(gòu)中動(dòng)態(tài)預(yù)測(cè)技術(shù)與VLIW架構(gòu)中指令靜態(tài)并行之間所存在的矛盾;通過拓展原有跳轉(zhuǎn)指令和讀內(nèi)存指令,使之與不同的延時(shí)槽個(gè)數(shù)相對(duì)應(yīng),并根據(jù)不同的指令來阻塞流水線或延時(shí)寫回寄存器,從而解決動(dòng)態(tài)預(yù)測(cè)技術(shù)造成VLIW架構(gòu)靜態(tài)調(diào)度周期錯(cuò)亂的問題.基于Gem5仿真平臺(tái)和清華大學(xué)Magnolia VLIW數(shù)字信號(hào)處理器(DSP)的基準(zhǔn)測(cè)試程序?qū)嶒?yàn)表明,該分支預(yù)測(cè)與值預(yù)測(cè)技術(shù)能顯著地提高VLIW架構(gòu)的性能,縮小VLIW程序的代碼體積.
[Abstract]:In order to reduce the average jump overhead and average memory access delay of VLIW architecture and reduce the code volume of VLIW program, a new method of applying branch prediction and value prediction to VLIW architecture is proposed. Firstly, the contradiction between dynamic prediction technology and static parallelism of instruction in VLIW architecture is analyzed, and the original jump instruction and read memory instruction are extended to correspond to the number of different delay slots. According to different instructions to block pipeline or delay write back register to solve the dynamic prediction technology caused by the VLIW architecture static scheduling cycle error problem. The benchmark test program based on Gem5 simulation platform and Tsinghua University Magnolia VLIW digital signal processor (DSP) shows that the branch prediction and value prediction technology can significantly improve the performance of VLIW architecture and reduce the code volume of VLIW program.
【作者單位】： 清華大學(xué)微電子所;
【基金】：核高基重大專項(xiàng)(2012ZX01034001-002)
【分類號(hào)】：TP332

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本文編號(hào)：1964428