本文選題：增量編譯 + IP核�。� 參考：《西安電子科技大學(xué)》2012年碩士論文

【摘要】：FPGA原型驗(yàn)證的出現(xiàn)極大地提高了芯片驗(yàn)證的效率。使得設(shè)計人員能夠在短時間內(nèi)測試大量的程序，及早的發(fā)現(xiàn)設(shè)計中的錯誤。但同時這種大規(guī)模芯片的驗(yàn)證使得軟件編譯時間越來越長，即使小的改動，也要連同沒有修改的部分一起重新編譯，浪費(fèi)了時間，降低了驗(yàn)證效率。 本文在對XXX DSP內(nèi)核IP驗(yàn)證的過程中，引入了增量式設(shè)計，將設(shè)計按照不同功能、關(guān)鍵時序路徑等進(jìn)行了設(shè)計分區(qū)，每次修改設(shè)計后，再次編譯時，，軟件會根據(jù)設(shè)計人員指定的分區(qū)網(wǎng)表類型，繼承上一次編譯的結(jié)果，只重新編譯修改過的設(shè)計分區(qū)，極大地縮短了再次編譯的時間，提高了FPGA驗(yàn)證的效率。本文具體工作如下： 首先，通過研究增量編譯的原理和設(shè)計方法，確定了通過Quartus II軟件導(dǎo)出IP的方法以及使用IP的方法。 其次，完成了ASIC設(shè)計到FPGA設(shè)計的代碼轉(zhuǎn)換工作，并通過功能驗(yàn)證的方法，保證了代碼轉(zhuǎn)換在行為級的正確性。 接著，在成功導(dǎo)出DSP內(nèi)核IP的基礎(chǔ)上，采用增量式設(shè)計基于LMB總線搭建了IP驗(yàn)證環(huán)境，包括時鐘模塊、IP模塊以及外部指令存儲體模塊。其中外部指令存儲體模塊又包含了從設(shè)備接口邏輯和存儲體邏輯。從設(shè)備接口邏輯除了Split傳輸外，支持LMB總線的所有傳輸類型，如字節(jié)傳輸、半字傳輸、字傳輸、雙字傳輸、讀改寫以及2、4、8節(jié)拍塊傳輸。存儲體邏輯實(shí)際上是一個ROM，寬度64bits，深度2048，是使用可綜合的RTL編寫的。 最后，采用應(yīng)用程序測試的方法，在XXX型高性能DSP IP FPGA性能評估系統(tǒng)硬件平臺上，驗(yàn)證了XXX DSP內(nèi)核IP的功能，并在驗(yàn)證過程中充分展現(xiàn)了增量編譯的優(yōu)勢，提高了FPGA的驗(yàn)證效率。
[Abstract]:The appearance of FPGA prototype verification greatly improves the efficiency of chip verification. Allows designers to test a large number of programs in a short period of time, early detection of design errors. But at the same time, the verification of this kind of large-scale chip makes the software compile time longer and longer, even if the small changes, but also along with the unmodified part to recompile with the waste of time, reduce the efficiency of verification. In the process of IP verification of XXX DSP kernel, the incremental design is introduced in this paper. The design is partitioned according to different functions, critical timing paths and so on. After each modification of the design, the design is compiled again. According to the type of partition network table specified by the designer, the software inherits the result of the previous compilation and recompiles only the modified design partition, which greatly shortens the time of recompiling and improves the efficiency of FPGA verification. The specific work of this paper is as follows: Firstly, by studying the principle and design method of incremental compilation, the method of exporting IP through Quartus II software and the method of using IP are determined. Secondly, the code conversion from ASIC design to FPGA design is completed, and the correctness of code conversion at the behavior level is ensured by the method of function verification. Then, on the basis of successfully exporting DSP kernel IP, the IP verification environment based on LMB bus is designed incrementally, including clock module IP module and external instruction storage module. The external instruction storage module includes slave device interface logic and storage logic. The slave interface logic supports all types of transmission of the LMB bus except for Split transmission, such as byte transmission, half word transmission, double word transmission, read rewriting, and 2 / 4 / 8 beat block transmission. The storage logic is actually a mm, 64 bits wide, and 2048 depth, written in an integrated RTL. Finally, using the method of application program test, the function of XXX DSP kernel IP is verified on the hardware platform of XXX high-performance DSP IP FPGA performance evaluation system, and the advantage of incremental compilation is fully demonstrated in the verification process. The efficiency of FPGA verification is improved.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP368.11;TN791

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本文編號：1960079