本文選題：乘法器 + 冗余��； 參考：《華南理工大學(xué)學(xué)報(自然科學(xué)版)》2014年03期

【摘要】：為提高定點乘法器速度,減少乘法器面積,基于Radix-16冗余并行乘法器,將奇數(shù)倍部分積用冗余差分形式表示;將部分積的修正位與部分積進行壓縮,減少了部分積數(shù)量;通過優(yōu)化控制信號產(chǎn)生電路、Booth解碼電路和二進制轉(zhuǎn)換電路的結(jié)構(gòu),進一步減少了乘法器延時和面積.TSMC 180nm工藝下的Design Complier綜合結(jié)果表明,改進后冗余乘法器的面積相對減少8%,延時相對減少11%.
[Abstract]:In order to improve the speed of the fixed-point multiplier and reduce the area of multiplier, based on the redundant parallel multiplier of Radix-16, the odd number of product is expressed in the form of redundant difference; the correction bit and the partial product of the partial product are compressed to reduce the amount of the product; the structure of the circuit, the Booth decoding circuit and the binary conversion circuit are produced by optimizing the control signal. The results of further reducing the multiplier delay and the area.TSMC 180nm Design Complier synthesis results show that the area of the improved redundant multiplier is reduced by 8% and the delay is relatively reduced by 11%..
【作者單位】： 華南理工大學(xué)電子與信息學(xué)院;
【基金】：國家自然科學(xué)基金資助項目(61274085)
【分類號】：TP332.22

【參考文獻】

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【共引文獻】

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本文編號：1943210