本文選題：MPSoC + DDR3SDRAM��； 參考：《南京大學(xué)》2013年碩士論文

【摘要】：隨著基于MPSoC技術(shù)的多核處理器硬件設(shè)計(jì)規(guī)模和復(fù)雜度不斷增加,以及外設(shè)接口的要求越來(lái)越豐富,系統(tǒng)架構(gòu)師必須解決高性能系統(tǒng)應(yīng)用的一些復(fù)雜問(wèn)題,包括體系結(jié)構(gòu)、算法和功能范圍。一般而言,這些應(yīng)用中一個(gè)基本的問(wèn)題是存儲(chǔ)器,隨著MPSoC計(jì)算系統(tǒng)數(shù)據(jù)帶寬的增加,以及處理器處理能力的增強(qiáng),對(duì)存儲(chǔ)容量、數(shù)據(jù)帶寬以及訪問(wèn)延時(shí)的要求也不斷提高,MPSoC架構(gòu)下的訪存帶寬和數(shù)據(jù)傳輸效率問(wèn)題成為新的關(guān)鍵問(wèn)題。 論文首先詳細(xì)介紹了作者所在課題組自主設(shè)計(jì)的一款層次化異構(gòu)多核處理芯片的體系結(jié)構(gòu)和功能。該芯片采用NoC通訊結(jié)構(gòu),處理器和各種IP核通過(guò)資源接口與網(wǎng)絡(luò)通訊。為了保證數(shù)據(jù)處理單元和存儲(chǔ)器間的高效數(shù)據(jù)交換,該多核處理芯片的外部存儲(chǔ)器部件采用了最新一代DDR3SDRAM。DDR3SDRAM存儲(chǔ)器能夠在節(jié)省系統(tǒng)功耗、提高系統(tǒng)性能的同時(shí)實(shí)現(xiàn)最大化的吞吐量。論文從介紹該多核處理芯片的硬件架構(gòu)及其特征入手,著重介紹DDR3存儲(chǔ)器接口的設(shè)計(jì)及驗(yàn)證的過(guò)程。 在DDR3存儲(chǔ)器接口設(shè)計(jì)中,作者采用了Xilinx公司最新的MIG高速存儲(chǔ)器接口方案。該方案允許用戶在Virtex-6等器件中通過(guò)用戶接口(user interface)快速建立FPGA內(nèi)部控制邏輯到外部存儲(chǔ)器的連接。作者又自主設(shè)計(jì)了DDR3存儲(chǔ)器接口IP核的用戶接口模塊-DDR3NI,該模塊主要作用是將來(lái)自NoC路由器網(wǎng)絡(luò)中的PCC信號(hào)轉(zhuǎn)換成DDR3存儲(chǔ)器IP核用戶接口的相關(guān)信號(hào),以起到兩種協(xié)議相互轉(zhuǎn)換的作用。論文最后介紹了在進(jìn)行軟硬件協(xié)同驗(yàn)證時(shí)所設(shè)計(jì)的一套Flash燒寫(xiě)驗(yàn)證平臺(tái),并利用該Flash燒寫(xiě)驗(yàn)證平臺(tái)對(duì)DDR3存儲(chǔ)器控制器進(jìn)行了板級(jí)實(shí)際驗(yàn)證。驗(yàn)證的結(jié)果說(shuō)明本文所設(shè)計(jì)的DDR3存儲(chǔ)器接口工作正常且具有訪存高效率、高帶寬等特點(diǎn)。
[Abstract]:With the increasing scale and complexity of multi-core processor hardware design based on MPSoC technology, and the increasing requirements of peripheral interfaces, system architects must solve some complex problems in high-performance system applications, including architecture. Algorithm and functional range. Generally speaking, one of the basic problems in these applications is memory. With the increase of data bandwidth of MPSoC computing system and the enhancement of processor processing power, the storage capacity, The requirements of data bandwidth and access delay are also becoming more and more important in MPSoC architecture. Firstly, the architecture and functions of a hierarchical heterogeneous multicore processing chip designed by our team are introduced in detail. The chip uses NoC communication structure, the processor and various IP cores communicate with the network through the resource interface. In order to ensure the efficient data exchange between the data processing unit and the memory, the external memory component of the multi-core processing chip uses the latest generation of DDR3SDRAM.DDR3SDRAM memory to save the power consumption of the system. The system performance is improved and the throughput is maximized. This paper introduces the hardware architecture and characteristics of the multi-core processing chip, and focuses on the design and verification of the DDR3 memory interface. In the design of DDR3 memory interface, the author adopts the latest MIG high-speed memory interface scheme of Xilinx Company. This scheme allows users to quickly establish the connection of FPGA internal control logic to external memory through user interface in devices such as Virtex-6. The author also designs the user interface module of DDR3 memory interface IP core-DDR3NI. the main function of the module is to convert the PCC signal from NoC router network to the related signal of DDR3 memory IP core user interface. In order to play the role of the two protocols to each other. Finally, this paper introduces a set of Flash burn verification platform which is designed for hardware and software co-verification, and makes use of the Flash burn verification platform to verify the DDR3 memory controller at the board level. The verification results show that the DDR3 memory interface designed in this paper works normally and has the characteristics of high memory access efficiency and high bandwidth.
【學(xué)位授予單位】：南京大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP333

【參考文獻(xiàn)】

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本文編號(hào)：1941490