本文選題：偽隨機數(shù)發(fā)生器 + 超素數(shù)發(fā)生器��； 參考：《哈爾濱工程大學(xué)》2013年碩士論文

【摘要】：偽隨機數(shù)發(fā)生器在計算機仿真和信息安全領(lǐng)域都有著廣泛的用途，偽隨機數(shù)序列的隨機性、不可預(yù)測性以及產(chǎn)生速率對應(yīng)用系統(tǒng)的效率和安全性具有重要價值。本文設(shè)計了一種基于超素數(shù)的組合式偽隨機數(shù)序列生成算法，并利用FPGA進行了硬件實現(xiàn)和性能測試。 論文對偽隨機序列的產(chǎn)生原理、現(xiàn)有方法以及相關(guān)統(tǒng)計檢驗方法和標(biāo)準(zhǔn)進行了深入研究和討論分析。所提出的組合式算法首先通過時鐘計數(shù)器得到隨機的初始種子和參數(shù)，，之后利用超素數(shù)發(fā)生器的特殊性質(zhì)，得到出現(xiàn)概率相同的“0”、“1”序列，再利用擾亂函數(shù)對“0”、“1”序列進行擾亂重新排序，最后使用SHA_1安全散列算法完成對數(shù)列的進一步發(fā)散，來增強序列的隨機性。本算法引入了不確定性和高速變換性因素，利用數(shù)據(jù)的奇偶性得到不規(guī)律的“0”、“1”序列，降低了生成數(shù)據(jù)之間的相關(guān)性，通過適時地改變發(fā)生器的相關(guān)參數(shù)，提高了偽隨機序列的周期。 為了對所提出的偽隨機數(shù)發(fā)生器的速度和統(tǒng)計特性進行評估，利用Verilog HDL在FPGA上完成了算法的硬件實現(xiàn)，生成序列通過了FIPS140-2和NIST SP800-22兩個國際標(biāo)準(zhǔn)檢測集的所有項目檢驗。實驗結(jié)果表明所設(shè)計的偽隨機數(shù)發(fā)生器占用資源較少，產(chǎn)生的序列具有良好的隨機性,具有一定的實際應(yīng)用價值。
[Abstract]:Pseudorandom number generators are widely used in the field of computer simulation and information security. The randomness, unpredictability and production rate of pseudorandom number sequences are of great value to the efficiency and security of application systems. In this paper, a combined pseudorandom sequence generation algorithm based on superprime number is designed, and the hardware implementation and performance test are carried out by using FPGA. In this paper, the generation principle of pseudorandom sequence, the existing methods, and the relevant statistical test methods and standards are discussed and analyzed. The combined algorithm first obtains random initial seeds and parameters by clock counter, and then obtains "0" and "1" sequences with the same probability by using the special properties of superprime number generator. Then the "0" and "1" sequences are scrambled and reordered by the perturbation function. Finally, the further divergence of the sequence is accomplished by using the SHA_1 secure hash algorithm to enhance the randomness of the sequence. In this algorithm, uncertainty and high speed transformation are introduced, and the irregular "0" and "1" sequences are obtained by using the parity of data. The correlation between generated data is reduced, and the relevant parameters of generator are changed at the right time. The period of pseudorandom sequence is increased. In order to evaluate the speed and statistical characteristics of the proposed pseudorandom number generator, the hardware implementation of the algorithm is accomplished on FPGA with Verilog HDL, and the generated sequence is verified by all items of the two international standard detection sets, FIPS140-2 and NIST SP800-22. The experimental results show that the designed pseudorandom number generator occupies less resources and has good randomness and practical application value.
【學(xué)位授予單位】：哈爾濱工程大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP346

【參考文獻】

相關(guān)期刊論文 前9條

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本文編號：1931763