本文選題：流處理器 + 高速緩存�。� 參考：《微電子學(xué)與計(jì)算機(jī)》2015年02期

【摘要】：針對多核流應(yīng)用處理器中存在的緩存效率低下和一致性問題,提出了數(shù)據(jù)流應(yīng)用的流水化分割處理方案,在此基礎(chǔ)上提出了一種基于一級私有緩存和二級共有緩存的混合型緩存結(jié)構(gòu),并深入分析了該結(jié)構(gòu)運(yùn)行過程中的完整性和一致性問題.通過對常用的FIR、FFT等DSP算法的驗(yàn)證,該高速緩存結(jié)構(gòu)以一定的面積開銷將訪問下級緩存的可能性降低30%左右,顯著降低了流應(yīng)用的運(yùn)行時間.
[Abstract]:Aiming at the problems of low cache efficiency and consistency in multi-core stream application processor, a pipelined segmentation scheme for data stream application is proposed. On this basis, a hybrid cache structure based on the primary private cache and the secondary common cache is proposed, and the integrity and consistency problems in the process of the structure operation are analyzed in depth. Through the verification of common DSP algorithms, such as Fir FFT, the cache structure reduces the probability of accessing lower level cache by about 30% with a certain area overhead, and significantly reduces the running time of streaming applications.
【作者單位】： 上海交通大學(xué)電子信息與電氣工程學(xué)院;
【基金】：國家自然科學(xué)基金面上項(xiàng)目(61176037)
【分類號】：TP333

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本文編號：1927808