本文選題：亂序 + 超標(biāo)量　； 參考：《計(jì)算機(jī)工程與科學(xué)》2017年01期

【摘要】：為了追求更高的性能,處理器核的主頻不斷提升,處理器核的設(shè)計(jì)日益復(fù)雜,隨之而來的是功耗問題越來越突出。除了在工藝級和電路級采用低功耗技術(shù)外,在邏輯設(shè)計(jì)階段通過分析處理器核各個(gè)功能模塊的特點(diǎn)并采用相應(yīng)的技術(shù)手段,也可以有效降低功耗。對一款亂序超標(biāo)量處理器核中功耗比較突出的模塊——寄存器文件和再定序緩沖——進(jìn)行了邏輯設(shè)計(jì)優(yōu)化,在程序運(yùn)行性能幾乎不受影響的情況下明顯減少了面積,降低了功耗。
[Abstract]:In order to achieve higher performance, the main frequency of processor core is increasing, the design of processor core is becoming more and more complex, and the problem of power consumption is becoming more and more prominent. In addition to using low power technology at the process level and circuit level, the power consumption can also be effectively reduced by analyzing the characteristics of each functional module of the processor core and adopting the corresponding technical means in the logic design stage. This paper optimizes the logic design of a module, register file and reordered buffer, which has outstanding power consumption in a scrambled superscalar processor core, and reduces the area obviously without affecting the performance of the program. Reduced power consumption.
【作者單位】： 國防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：國家自然科學(xué)基金(61103011)
【分類號】：TP332

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本文編號：1894872