本文選題：閃速存儲器 + 存儲陣列　； 參考：《中北大學(xué)》2012年碩士論文

【摘要】：課題針對單片NAND型閃速存儲器存儲容量較小和存儲速度較慢的特點(diǎn)，通過構(gòu)建閃存陣列的方式來增大存儲容量、提高存儲速度實(shí)現(xiàn)了大容量高速存儲。利用位擴(kuò)展技術(shù)完成了以單片NAND FLASH為基本存儲單元的存儲陣列的橫向擴(kuò)展，利用分時加載技術(shù)實(shí)現(xiàn)了縱向的擴(kuò)展，構(gòu)建了m×n的通用陣列。然后提出了對存儲陣列中無效塊的處理方法，根據(jù)陣列的行列m、n的取值不同分別提出了全相關(guān)、全獨(dú)立、行相關(guān)、列相關(guān)四種管理機(jī)制。在進(jìn)一步研究陣列的工作原理之后，為存儲陣列設(shè)計了專用的DMA邏輯控制電路。最后，討論了存儲陣列的數(shù)據(jù)管理方法，在各個相關(guān)模塊的存儲陣列中建立系統(tǒng)信息區(qū)、狀態(tài)標(biāo)識區(qū)、文件信息區(qū)、參數(shù)配置區(qū)、數(shù)據(jù)存儲區(qū)，這樣能方便有效的存儲和管理測試數(shù)據(jù)。 在提出存儲陣列的構(gòu)建、存儲陣列工作原理、無效塊處理機(jī)制和數(shù)據(jù)管理方法之后，本文還通過動態(tài)參數(shù)測試系統(tǒng)的設(shè)計為例，介紹了存儲陣列在測試系統(tǒng)中的應(yīng)用。測試系統(tǒng)包括FPGA主控系統(tǒng)、模數(shù)轉(zhuǎn)換模塊、FLASH存儲陣列、USB接口電路等。主控系統(tǒng)采用的是以FPGA為載體的SOPC系統(tǒng)，SOPC內(nèi)部集成了Microblaze軟核處理器及用戶自行設(shè)計的IP核，用戶IP是完成采集存儲的核心電路；模數(shù)轉(zhuǎn)換模塊支持2、4、8、16四種可選通道的同步數(shù)據(jù)采集，在16通道同步采集的狀態(tài)下，采樣速率能達(dá)到400ksps；FLASH存儲陣列系統(tǒng)采用1×4的陣列，，無效塊處理機(jī)制采用行相關(guān)方式；USB接口電路主要作用是為處理器和上位機(jī)提供數(shù)據(jù)通道，方便測試系統(tǒng)接收來至上位機(jī)的各種操作命令，以及保證測試數(shù)據(jù)的順利回傳。最后通過測試實(shí)驗(yàn)驗(yàn)證了存儲陣列的存儲速度能達(dá)到16.6MB/s，也保證了測試系統(tǒng)的可靠性。
[Abstract]:In view of the small storage capacity and slow storage speed of single-chip NAND flash memory, a flash memory array is constructed to increase the storage capacity and achieve high speed storage. The horizontal expansion of memory array based on monolithic NAND FLASH is accomplished by bit expansion technique, and the longitudinal extension is realized by time-sharing loading technique, and a general m 脳 n array is constructed. Then, the processing method of invalid blocks in memory array is proposed. According to the different values of column and column MN of the array, four management mechanisms are proposed: full correlation, full independence, row correlation and column correlation. After further studying the working principle of the array, a special DMA logic control circuit is designed for the storage array. Finally, the data management method of the storage array is discussed. The system information area, the status identification area, the file information area, the parameter configuration area, the data storage area are established in the storage array of each related module. In this way, the test data can be stored and managed conveniently and effectively. After putting forward the construction of storage array, the working principle of storage array, the processing mechanism of invalid block and the method of data management, this paper also introduces the application of storage array in the test system through the design of dynamic parameter test system as an example. The test system includes FPGA main control system, A-D conversion module flash memory array and USB interface circuit. The main control system adopts the SOPC system based on FPGA, which integrates the Microblaze soft core processor and the IP core designed by the user. The user IP is the core circuit to complete the acquisition and storage. The analog-to-digital conversion module supports the synchronous data acquisition of 4 optional channels, and the sampling rate can reach 400 ksps / flash memory array system using 1 脳 4 array under the state of 16-channel synchronous acquisition. The main function of the invalid block processing mechanism is to provide the data channel for the processor and the host computer by using the row correlation mode and USB interface circuit, to facilitate the test system to receive all kinds of operation commands to the host computer, and to ensure the smooth return of the test data. Finally, the test results show that the storage speed of the memory array can reach 16.6 Mb / s, and the reliability of the test system is guaranteed.
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2012
【分類號】：TP333

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