本文選題：NAND + Flash��； 參考：《華中科技大學(xué)》2013年碩士論文

【摘要】：NAND Flash存儲架構(gòu)和制造工藝的發(fā)展在降低NAND Flash存儲器成本的同時，也使得NAND Flash存儲器產(chǎn)生錯誤的概率大大提高，可靠性降低，對NANDFlash控制器的糾錯能力提出了更高要求。BCH碼是由一種能夠糾正多個隨機性錯誤的有限域中的線性分組碼，本文對一種基于BCH碼的NAND Flash控制器進行研究和設(shè)計。 首先，，本文介紹了NAND Flash存儲器的發(fā)展歷史，NAND Flash產(chǎn)生錯位的原理和BCH糾錯碼的基本知識，給出了NAND Flash控制器的整體架構(gòu)，分析了BCH糾錯碼的理論基礎(chǔ)，介紹了NAND Flash存儲器的存儲結(jié)構(gòu)、外部接口和操作時序。 其次，根據(jù)BCH碼的理論基礎(chǔ)確定了本文BCH編譯碼模塊的設(shè)計參數(shù)為(8640,8192,32)，計算出了本文采用的BCH碼最小多項式和生成多項式，設(shè)計了8位并行的BCH編碼器。結(jié)合BCH譯碼器的數(shù)據(jù)流特點，采用了兩級流水線的BCH譯碼器結(jié)構(gòu)，設(shè)計了8位并行的BCH譯碼器。 然后，在分析NAND Flash操作時序的基礎(chǔ)上設(shè)計了NAND Flash控制器的主控模塊。給出了控制器的總體架構(gòu)和模塊劃分，詳細(xì)介紹了控制器的寄存器組，給出了主控邏輯的設(shè)計過程，并詳細(xì)介紹了NAND Flash控制器讀數(shù)據(jù)、寫數(shù)據(jù)、塊擦除等操作的實現(xiàn)方法。 最后，對BCH編譯碼模塊和NAND Flash控制器進行了功能仿真，分析了仿真結(jié)果，并在12.5MHz的時鐘頻率下對所設(shè)計的NAND Flash控制器進行了FPGA驗證，仿真驗證結(jié)果表明所設(shè)計的控制器能夠?qū)AND Flash進行正常的讀數(shù)據(jù)、寫數(shù)據(jù)、塊擦除等操作，并能在每組1KB數(shù)據(jù)中不多于32比特錯誤時進行糾錯。
[Abstract]:The development of NAND Flash storage architecture and manufacturing technology not only reduces the cost of NAND Flash memory, but also increases the probability of producing errors in NAND Flash memory and reduces the reliability. The error-correcting ability of NANDFlash controller is proposed that the. BCH code is a linear block code in finite domain which can correct multiple random errors. In this paper, a NAND Flash controller based on BCH code is studied and designed. Firstly, this paper introduces the development history of NAND Flash memory and the basic knowledge of BCH error-correcting code, gives the whole structure of NAND Flash controller, and analyzes the theoretical basis of BCH error-correcting code. The storage structure, external interface and operation timing of NAND Flash memory are introduced. Secondly, according to the theoretical basis of BCH code, the design parameters of the BCH encoding and decoding module are determined to be the minimum polynomial and generating polynomial of the BCH code adopted in this paper, and the 8-bit parallel BCH encoder is designed. According to the data flow characteristics of BCH decoder, a two-stage pipelined BCH decoder structure is adopted, and an 8-bit parallel BCH decoder is designed. Then, the main control module of NAND Flash controller is designed on the basis of analyzing the timing of NAND Flash operation. The overall architecture and module partition of the controller are given, the register set of the controller is introduced in detail, the design process of the main control logic is given, and the implementation method of reading data, writing data and erasing block of the NAND Flash controller is introduced in detail. Finally, the BCH encoding and decoding module and the NAND Flash controller are simulated, the simulation results are analyzed, and the designed NAND Flash controller is verified by FPGA under the clock frequency of 12.5MHz. The simulation results show that the controller can perform normal reading, writing and block erasure to the NAND Flash, and can correct the errors in each 1KB data group with no more than 32 bits.
【學(xué)位授予單位】：華中科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2013
【分類號】：TP333

【參考文獻】

相關(guān)期刊論文 前10條

1 金婕;于敦山;;高速并行BCH譯碼器的VLSI設(shè)計[J];北京大學(xué)學(xué)報(自然科學(xué)版);2009年02期

2 張亮;王志功;胡慶生;張軍;;高速光通信中的級聯(lián)碼設(shè)計與VLSI實現(xiàn)[J];電路與系統(tǒng)學(xué)報;2010年02期

3 肖建;在SOC中實現(xiàn)Nand Flash控制器的一種方法[J];電氣電子教學(xué)學(xué)報;2004年04期

4 夏銀水;儲著飛;王倫耀;Hung William N N;;納米CMOS電路邏輯等效變換[J];電子與信息學(xué)報;2011年07期

5 陳國;高楊;;NAND Flash在大容量存儲技術(shù)中的應(yīng)用[J];航空計算技術(shù);2009年02期

6 陳宏銘;程玉華;;適合NAND閃存控制器的BCH糾錯編譯碼器VLSI實現(xiàn)[J];中國集成電路;2011年08期

7 王進祥,張乃通,來逢昌,葉以正;流水線結(jié)構(gòu)RS(255,223)譯碼器的VLSI設(shè)計[J];計算機研究與發(fā)展;2000年01期

8 陳曉風(fēng);;高密度NAND Flash存取性能及其宿主控制器接口[J];計算機工程;2007年09期

9 王杰;沈海斌;;NAND Flash控制器的BCH編/譯碼器設(shè)計[J];計算機工程;2010年16期

10 王順;戴瑜興;段小康;;基于FPGA的NAND Flash控制接口電路設(shè)計[J];計算機工程與科學(xué);2010年07期

本文編號：1809781