本文選題：VLSI陣列 + 拓?fù)渲貥?gòu)��； 參考：《計算機科學(xué)》2017年07期

【摘要】：從多處理器陣列中獲取所需大小并且同步通訊性能優(yōu)良的子陣列,是高性能拓?fù)渲貥?gòu)的核心問題之一。基于不同的邏輯列剔除策略提出了3種面向通訊同步的拓?fù)渲貥?gòu)算法:基于分治思想剔除邏輯列的重構(gòu)算法(SCA_01),該算法能夠使被優(yōu)化的邏輯列相對均勻地分布在物理陣列中;優(yōu)先剔除長邏輯列的貪心重構(gòu)算法(SCA_02),該算法能夠使被優(yōu)化的邏輯列的長鏈接總數(shù)最少;基于分治與長鏈接數(shù)的混成重構(gòu)算法(SCA_03),該算法將某一區(qū)域內(nèi)的最長邏輯列剔除,且盡可能將剩余邏輯列均勻分布在物理陣列中。同時,對邏輯陣列的最大通訊延時給出了下界的求解算法。實驗結(jié)果表明,3種算法在故障率小于1%、邏輯列的剔除率超過20%時,算法重構(gòu)出的邏輯陣列的通訊延時特別接近計算出的性能下界。在多數(shù)情況下SCA_01優(yōu)于SCA_02和SCA_03,而后兩者的性能相近。在小陣列上且故障率與剔除率較小時,SCA_02具有性能優(yōu)勢,但在大陣列上SCA_03具有優(yōu)勢。在32×32的陣列上,SCA_01構(gòu)造的陣列產(chǎn)生的通訊延時較SCA_02和SCA_03產(chǎn)生的延時平均減少25%,并且運行速度也提升了19.4%。
[Abstract]:It is one of the core problems of high performance topology reconstruction to obtain the required size from the multiprocessor array and to synchronize the sub-arrays with good communication performance. Three topology reconstruction algorithms oriented to communication synchronization are proposed based on different logic column elimination strategies: the algorithm of reconstructing logic columns based on partition and conquer is called SCAstack 01, which can make the optimized logic columns distribute in the physical array relatively evenly; The greedy reconstruction algorithm (SCA02C), which gives priority to the elimination of long logical columns, can minimize the total number of long links in the optimized logical columns, and the hybrid reconstruction algorithm based on partition, conquer and long link number (SCA03), which removes the longest logical columns in a certain region, As far as possible, the remaining logical columns are uniformly distributed in the physical array. At the same time, the lower bound algorithm is given for the maximum communication delay of logic array. The experimental results show that when the failure rate is less than 1 and the elimination rate of logic sequence is more than 20, the communication delay of the reconstructed logic array is especially close to the calculated lower bound of performance. In most cases, SCA_01 is superior to SCA_02 and SCA03, and the performance of the latter two is similar. On the small array, the failure rate and elimination rate are smaller than that on the small array, but the SCA_03 has the advantage on the large array. The communication delay generated by the array constructed by SCA01 on the 32 脳 32 array is 25% less than that produced by SCA_02 and SCA_03 on average, and the running speed is also increased by 19.4%.
【作者單位】： 廣東工業(yè)大學(xué)計算機學(xué)院;
【基金】：國家自然科學(xué)基金項目(61572144) 廣東省科技計劃應(yīng)用專項基金(2015B010129014) 廣東省自然科學(xué)基金項目(2016A030313703)資助
【分類號】：TP332

【參考文獻】

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【相似文獻】

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本文編號：1805735