本文選題：高通量處理器　切入點：訪存請求收集表　出處：《計算機研究與發(fā)展》2015年06期

【摘要】：網(wǎng)絡服務等新型高通量應用的迅速興起給傳統(tǒng)處理器設計帶來了巨大的挑戰(zhàn).高通量眾核處理器作為面向此類應用的新型處理器結構成為研究熱點.然而,隨著片上處理核數(shù)量的劇增,加之高通量應用的數(shù)據(jù)密集型特點,"存儲墻"問題進一步加劇.通過分析高通量應用訪存行為,發(fā)現(xiàn)此類應用存在著大量的細粒度訪存,降低了訪存帶寬的有效利用率.基于此分析,在高通量處理器設計中通過添加訪存請求收集表(memory access collection table,MACT)硬件機制,結合消息式內(nèi)存機制,用于收集離散的訪存請求并進行批量處理.MACT硬件機制的實現(xiàn),提高了訪存帶寬的有效利用率,同時也提高了執(zhí)行效率;并通過時間窗口機制,確保訪存請求在最晚期限之前發(fā)送出去,保證任務的實時性.實驗以典型高通量應用WordCount,TeraSort,Search為基準測試程序.添加MACT硬件機制后,訪存數(shù)量減少約49%,訪存帶寬提高約24%,平均執(zhí)行速度提高約89%.
[Abstract]:The rapid rise of new high-throughput applications such as network services brings great challenges to the traditional processor design.As a new processor architecture for such applications, high throughput multicore processor has become a research hotspot.However, with the rapid increase in the number of cores processed on a chip and the data-intensive characteristics of high-throughput applications, the "storage wall" problem is exacerbated.By analyzing the memory access behavior of high-throughput applications, it is found that there are a large number of fine-grained memory access in such applications, which reduces the effective utilization of access bandwidth.Based on this analysis, the memory access collection table MACT-based hardware mechanism is added to the design of high throughput processor, and combined with the message memory mechanism, it is used to collect discrete memory requests and implement the batch processing of .MACT hardware mechanism.The efficiency of accessing bandwidth is improved, and the execution efficiency is improved, and the time window mechanism is used to ensure that the access request is sent out before the latest deadline to ensure the real-time performance of the task.The experiment is based on the typical high throughput application of WordCountl Tera sort search as a benchmark program.After adding the MACT hardware mechanism, the number of access memory is reduced by 49%, the access bandwidth is increased about 24%, and the average execution speed is increased about 89%.
【作者單位】： 計算機體系結構國家重點實驗室(中國科學院計算技術研究所);中國科學院大學計算機與控制學院;數(shù)學工程與先進計算國家重點實驗室;中國科學技術大學計算機科學與技術學院;
【基金】：國家“九七三”重點基礎研究發(fā)展計劃基金項目(2011CB302501) 國家“八六三”高技術研究發(fā)展計劃基金項目(2012AA010901,2015AA011204) “核高基”國家科技重大專項基金項目(2013ZX0102-8001-001-001) 國家自然科學基金項目(61173007,61332009,61204047)
【分類號】：TP332

【參考文獻】

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【共引文獻】

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【二級參考文獻】

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本文編號：1712107