發(fā)布時(shí)間：2018-04-02 03:37

  本文選題：DDR存儲(chǔ)器　切入點(diǎn)：PCI總線　出處：《國(guó)外電子測(cè)量技術(shù)》2016年06期

【摘要】：針對(duì)大規(guī)模采集數(shù)據(jù)讀取時(shí)間較長(zhǎng)的問題,特別是PCI總線接口的微處理器,采用單周期讀取方式時(shí),將會(huì)嚴(yán)重影響采集數(shù)據(jù)的實(shí)時(shí)處理。通過在FPGA中設(shè)計(jì)PCI接口控制器和DDR控制器,將PCI總線接口協(xié)議轉(zhuǎn)換到內(nèi)部自定義局部總線,采用雙端口FIFO作為時(shí)序同步控制緩沖器,同步內(nèi)部局部總線和DDR控制器,從而解決了微處理器對(duì)DDR存儲(chǔ)器突發(fā)讀取的時(shí)序同步問題,實(shí)現(xiàn)了大規(guī)模采集數(shù)據(jù)的快速上傳。
[Abstract]:In order to solve the problem of long reading time of large scale data acquisition, especially the microprocessor with PCI bus interface, the single cycle reading mode is adopted. Through the design of PCI interface controller and DDR controller in FPGA, the interface protocol of PCI bus is converted to the internal custom local bus, and the dual port FIFO is used as the timing synchronization control buffer. By synchronizing the internal local bus and the DDR controller, the problem of timing synchronization for the burst reading of the DDR memory by the microprocessor is solved, and the fast uploading of the data collected on a large scale is realized.
【作者單位】： 中國(guó)電子科技集團(tuán)公司第四十一研究所;電子信息測(cè)試技術(shù)安徽省重點(diǎn)實(shí)驗(yàn)室;
【分類號(hào)】：TP333

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