本文選題：分組密碼　切入點(diǎn)：異構(gòu)多核　出處：《電子學(xué)報(bào)》2017年06期

【摘要】：現(xiàn)有的可重構(gòu)分組密碼實(shí)現(xiàn)結(jié)構(gòu)中,專(zhuān)用指令處理器吞吐率不高,陣列結(jié)構(gòu)資源利用率低、算法映射過(guò)程復(fù)雜.為此,設(shè)計(jì)了分組密碼可重構(gòu)異構(gòu)多核并行處理架構(gòu)RAMCA(Reconfigurable Asymmetrical Multi-Core Architecture),分析了典型SP(AES-128)、Feistel(SMS4)、L-M(IDEA)及MISTY(KASUMI)結(jié)構(gòu)算法在RAMCA上的映射過(guò)程.在65nm CMOS工藝下完成了邏輯綜合和功能仿真.實(shí)驗(yàn)表明,RAMCA工作頻率可達(dá)到1GHz,面積約為1.13mm2,消除工藝影響后,對(duì)各分組密碼算法的運(yùn)算速度均高于現(xiàn)有專(zhuān)用指令處理器以及Celator、RCPA和BCORE等陣列結(jié)構(gòu)密碼處理系統(tǒng).
[Abstract]:In the existing reconfigurable block cipher architecture, the throughput of the special instruction processor is not high, the resource utilization of the array structure is low, and the algorithm mapping process is complex.In this paper, a reconfigurable heterogeneous multi-core parallel processing architecture, RAMCA(Reconfigurable Asymmetrical Multi-Core Architecture, is designed, and the mapping process of typical SPAES-128 / FeistelSMS4MMS4MMS4 / MIDEAA and MISTYYKASUMI) architecture algorithm on RAMCA is analyzed.Logic synthesis and function simulation are completed in 65nm CMOS process.The experimental results show that the frequency of RAMCA can reach 1 GHz and the area is about 1.13mm2.After eliminating the influence of technology, the operation speed of each block cipher algorithm is higher than that of the existing special instruction processor and the array cipher processing systems such as Celator RCPA and BCORE.
【作者單位】： 解放軍信息工程大學(xué);復(fù)旦大學(xué)專(zhuān)用集成電路與系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室;
【基金】：國(guó)家自然科學(xué)基金(No.61404175)
【分類(lèi)號(hào)】：TP332

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本文編號(hào)：1695592