本文選題：高性能處理器　切入點(diǎn)：存取隊(duì)列　出處：《上海交通大學(xué)》2013年碩士論文

【摘要】：隨著半導(dǎo)體工藝和計(jì)算機(jī)體系結(jié)構(gòu)的不斷發(fā)展，高性能處理器的運(yùn)行速度和存儲(chǔ)器運(yùn)行速度之間的差異變得愈加明顯，成為制約處理器性能提升的因素之一。從指令執(zhí)行的角度分析，解決存儲(chǔ)墻問(wèn)題就是提高存儲(chǔ)指令的執(zhí)行效率。論文以存取隊(duì)列為研究突破口，對(duì)高性能處理器中的存取關(guān)鍵技術(shù)進(jìn)行了研究和設(shè)計(jì)。 本論文對(duì)高性能處理器中的隊(duì)列設(shè)計(jì)和主要的優(yōu)化方法進(jìn)行研究，在載入指令重新執(zhí)行和“存儲(chǔ)脆弱窗”算法的基礎(chǔ)上，提出新的隊(duì)列設(shè)計(jì)方案，稱為ESVW。新的設(shè)計(jì)充分利用載入和存儲(chǔ)數(shù)據(jù)的局部性，進(jìn)一步降低存儲(chǔ)系統(tǒng)被訪問(wèn)的頻率。基于相同的設(shè)計(jì)思路，論文將存取隊(duì)列和分布式設(shè)計(jì)的思想引入陣列處理器設(shè)計(jì)，提出基于存取隊(duì)列和分布式緩存的處理器架構(gòu)，充分利用DSP陣列處理器中載入和存儲(chǔ)數(shù)據(jù)的局部性，緩解非規(guī)則數(shù)據(jù)存取操作靈活性差的問(wèn)題，使存儲(chǔ)帶寬不再成為性能提升的瓶頸。 論文完成ESVW的RTL設(shè)計(jì)和邏輯綜合，，并對(duì)性能、面積等參數(shù)進(jìn)行分析。借助SimpleScalar仿真器和SPEC測(cè)試程序，證實(shí)ESVW可進(jìn)一步降低指令訪問(wèn)存儲(chǔ)系統(tǒng)的頻率，相比于SVW使系統(tǒng)獲得約2%的性能提升。論文完成DSP陣列處理器中主要模塊的RTL設(shè)計(jì)、驗(yàn)證和邏輯綜合。使用二維離散余弦變換，快速傅里葉變換和FIR濾波等常見(jiàn)算法對(duì)存取隊(duì)列的性能進(jìn)行評(píng)估。結(jié)果顯示，使用存取隊(duì)列設(shè)計(jì)前后，系統(tǒng)獲得約5%的性能提升，芯片面積增加4.7%。
[Abstract]:With the development of semiconductor technology and computer architecture, the difference between the speed of high performance processor and the speed of memory becomes more and more obvious. From the perspective of instruction execution, the solution to the problem of storage wall is to improve the efficiency of the execution of storage instructions. The key technology of access in high performance processor is studied and designed. In this paper, queue design and main optimization methods in high performance processors are studied. A new queue design scheme is proposed on the basis of loading instruction reexecution and "memory fragile window" algorithm. The new design is called ESVW.The new design makes full use of the locality of loading and storing data, and further reduces the frequency of accessing storage system. Based on the same design idea, this paper introduces the idea of access queue and distributed design to array processor design. This paper proposes a processor architecture based on access queue and distributed cache, which makes full use of the locality of loading and storing data in DSP array processors, and alleviates the problem of poor flexibility of irregular data access operations. The storage bandwidth is no longer the bottleneck of performance improvement. In this paper, the RTL design and logic synthesis of ESVW are completed, and the parameters such as performance and area are analyzed. With the help of SimpleScalar simulator and SPEC test program, it is proved that ESVW can further reduce the frequency of instruction access to the storage system. Compared with SVW, the performance of the system is improved by about 2%. In this paper, the RTL design, verification and logic synthesis of the main modules of DSP array processor are completed. Some common algorithms such as fast Fourier transform and FIR filter are used to evaluate the performance of access queue. The results show that before and after the design of access queue, the performance of the system is improved by about 5%, and the chip area is increased by 4.7%.
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2013
【分類號(hào)】：TP332

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 ;ADI公司發(fā)布Blackfin處理器[J];集成電路應(yīng)用;2005年03期

2 ;給酷睿好看 神舟W230S雙核賽揚(yáng)筆記本電腦[J];數(shù)字世界;2008年05期

3 張鵬;;英特爾32nm時(shí)代帶來(lái)了什么?[J];通信世界;2010年10期

4 ;我國(guó)千萬(wàn)億次超級(jí)計(jì)算機(jī)正在加緊研制將首次使用國(guó)產(chǎn)龍芯處理器[J];光學(xué)儀器;2009年02期

5 ;AMD的“芯”[J];每周電腦報(bào);1997年08期

6 曉顧;;浩鑫AI61主板[J];電腦采購(gòu)周刊;2000年06期

7 李;;Intel服務(wù)器處理器:應(yīng)對(duì)多核與64位挑戰(zhàn)[J];電子產(chǎn)品世界;2007年08期

8 ;凌華科技領(lǐng)先發(fā)布雙四核至強(qiáng)6U CompactPCI高性能處理器板[J];國(guó)外電子測(cè)量技術(shù);2009年02期

9 胡良校;陳耀強(qiáng);方濱興;胡銘曾;;指令級(jí)并行之發(fā)展與展望[J];計(jì)算機(jī)科學(xué);1997年04期

10 風(fēng);;T1三核DSP針對(duì)高端信號(hào)處理應(yīng)用[J];電子設(shè)計(jì)應(yīng)用;2008年12期

相關(guān)會(huì)議論文 前10條

1 李璋輝;倪曉強(qiáng);王永文;;高性能處理器中ECC糾錯(cuò)碼的設(shè)計(jì)及實(shí)現(xiàn)[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

2 郭磊;唐玉華;周杰;董亞卓;;基于FPGA的Cholesky分解細(xì)粒度并行結(jié)構(gòu)與實(shí)現(xiàn)[A];2010年第16屆全國(guó)信息存儲(chǔ)技術(shù)大會(huì)（IST2010）論文集[C];2010年

3 張琦濱;李強(qiáng);;Pshare兩級(jí)自適應(yīng)分支預(yù)測(cè)算法及實(shí)現(xiàn)[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（B輯）[C];2011年

4 熊蔭喬;譚慶平;徐建軍;;基于軟件標(biāo)簽的軟錯(cuò)誤校驗(yàn)和恢復(fù)技術(shù)[A];中國(guó)通信學(xué)會(huì)第六屆學(xué)術(shù)年會(huì)論文集（上）[C];2009年

5 包麗紅;吳碧偉;朱平;;安全存儲(chǔ)部件研究[A];2010年第16屆全國(guó)信息存儲(chǔ)技術(shù)大會(huì)（IST2010）論文集[C];2010年

6 趙德志;章勇;廖書紅;;嵌入式Linux及BOA服務(wù)器在S3C2410上的移植[A];2010通信理論與技術(shù)新發(fā)展——第十五屆全國(guó)青年通信學(xué)術(shù)會(huì)議論文集（上冊(cè)）[C];2010年

7 張鵬;于波;童云海;唐世渭;;基于隨機(jī)響應(yīng)的隱私保護(hù)關(guān)聯(lián)規(guī)則挖掘[A];第二十一屆中國(guó)數(shù)據(jù)庫(kù)學(xué)術(shù)會(huì)議論文集（技術(shù)報(bào)告篇）[C];2004年

8 李騰飛;向東;;細(xì)粒度無(wú)死鎖路由算法Opt-DP下二維NoC路由器內(nèi)部機(jī)制[A];第十四屆全國(guó)容錯(cuò)計(jì)算學(xué)術(shù)會(huì)議(CFTC'2011)論文集[C];2011年

9 楊朱黎;趙振宇;張民選;劉戰(zhàn)濤;王思威;;一種40nm工藝32相位時(shí)鐘發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

10 唐茜茜;劉衡竹;郭海勇;;65nm工藝下32位PC加法器的設(shè)計(jì)與應(yīng)用[A];第十五屆計(jì)算機(jī)工程與工藝年會(huì)暨第一屆微處理器技術(shù)論壇論文集（A輯）[C];2011年

相關(guān)重要報(bào)紙文章 前10條

1 ;成電先鋒SR2600系列簡(jiǎn)單實(shí)現(xiàn) 方便管理[N];中國(guó)計(jì)算機(jī)報(bào);2002年

2 記者 潘若o

本文編號(hào)：1683261